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公开(公告)号：CN112306932B
公开(公告)日：2023-12-01
申请号：CN202011351299.7
申请日：2020-11-27
Applicant: 珠海一微半导体股份有限公司
IPC: G06F13/38
Abstract: 本发明公开了一种接口协议复用的方法及芯片，所述方法通过主时钟、计数器、I2S协议逻辑电路和TDM协议逻辑电路产生两种协议各自对应的时钟信号和标志信号，并传输至数据选择器中；随后芯片通过输入到数据选择器的配置参数输出对应协议的时钟信号和标志信号，并传输至串并转换器中对输入数据做串并转换处理得到满足对应协议的输出结果。本发明仅使用了一个音频接口、一个主时钟和一个计数器实现了芯片对I2S协议和TDM协议的兼容，降低了硬件资源的消耗和电路设计复杂度，同时又可以满足音频应用需求。
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公开(公告)号：CN112614534B
公开(公告)日：2023-09-05
申请号：CN202011496194.0
申请日：2020-12-17
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开一种MBIST电路系统，该MBIST电路系统支持外部访问芯片内部的条件下，根据MBIST状态寄存器组配置的测试控制信息和MBIST时钟源产生模块提供的时钟源，控制每一个SRAM扫描测试模块按照匹配的测试时钟信号、特定的顺序对不同块SRAM进行MBIST测试，本发明还通过寄存器配置结构复用的方式，同步完成多块SRAM的测试，简化MBIST的逻辑架构，提高测试效率和测试复用的有效性。
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公开(公告)号：CN108681984B
公开(公告)日：2023-08-15
申请号：CN201810831690.3
申请日：2018-07-26
Applicant: 珠海一微半导体股份有限公司
Inventor： 何再生
Abstract: 本发明公开一种3*3卷积算法的加速电路,包括DDR模块、卷积结果FIFO模块、主状态机控制模块、移位选择控制模块、行缓冲模块和卷积计算模块。主控制模块通过AHB总线接口从所述像素存储阵列中突发读取输入图像当前相邻两行的像素数据，并控制移位选择控制模块内像素数据的并行移位使得每次写入卷积计算模块的像素数据与对应的卷积核数据进行卷积运算，再通过AHB总线将当前相邻两行的像素数据在卷积计算模块中运算结果写入所述卷积结果存储阵列，然后通过AHB总线读取下一行的像素数据，并进行相应的移位和卷积运算处理，直到输入图像所有像素数据处理完成后发出中断告知CPU卷积运算处理的结果以减小软件指令开销。
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公开(公告)号：CN116226032A
公开(公告)日：2023-06-06
申请号：CN202310159789.4
申请日：2023-02-24
Applicant: 珠海一微半导体股份有限公司
IPC: G06F15/78
Abstract: 本申请公开用于DDR存储器的读控制系统，读控制系统包括MCU、片外cache、以及DDR接口控制器；读控制系统被配置为读取DDR存储器；DDR存储器用于存储像素数据；DDR接口控制器与MCU读控制系统外部的DDR存储器连接，DDR接口控制器用于按照第一预设操作模式从DDR存储器读取像素数据；片外cache内设多条缓存行；片外cache通过DDR接口控制器读取像素数据，并将读取的像素数据暂存到对应一条缓存行内，当读取到的多行像素数据填满所有缓存行时，确定获取到一个检测窗口所覆盖的像素数据；每条缓存行都与MCU连接，以使MCU同时读取到各条缓存行内的像素数据，或先后读取到相应一条缓存行内的像素数据；其中，MCU是按照第二预设操作模式读取每条缓存行内的像素数据。
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公开(公告)号：CN115903999A
公开(公告)日：2023-04-04
申请号：CN202110891091.2
申请日：2021-08-04
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开了一种基于硬件实现的CPU时钟调节电路、系统及其调节方法，所述CPU时钟调节电路包括锁相环计数模块、锁相环参数比较模块和时钟门控模块；锁相环计数模块，用于对锁相环电路传输的时钟信号进行计数，输出时钟门控使能信号至时钟门控模块，以控制时钟门控模块的运行；锁相环参数比较模块，用于确定锁相环电路是否处于时钟频率调节阶段，当锁相环电路处于时钟频率调节阶段时输出复位信号至锁相环计数模块；时钟门控模块，用于根据接收的时钟门控使能信号控制时钟门控模块向CPU传输CPU时钟信号。本发明基于CPU时钟调节电路实现锁相环电路调节稳定后再进行CPU时钟频率调节，确保CPU时钟稳定无毛刺，保证CPU在锁相环电路切频阶段的正常工作。
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Patent Agency Ranking
公开(公告)号：CN115426466A
公开(公告)日：2022-12-02
申请号：CN202211004133.7
申请日：2022-08-22
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开一种图像数据的读写控制系统及读写控制方法，读写控制系统包括写控制模块、读控制模块、第一FIFO模块、第二FIFO模块以及第三FIFO模块；读控制模块，用于每当连续从所述第一FIFO模块读取同一行的像素数据的预设的前后两列的Y分量，则从所述第二FIFO模块读取同一行的像素数据的参考列的U分量，并从所述第三FIFO模块读取同一行的像素数据的参考列的V分量；读控制模块，还用于在写控制模块连续将预设的上下两行像素数据的Y分量写入第一FIFO模块的过程中，从第二FIFO模块内重复读取相匹配行的像素数据的参考列的U分量两次，从第三FIFO模块内重复读取相匹配行的像素数据的参考列的V分量两次。
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公开(公告)号：CN113205554B
公开(公告)日：2022-11-15
申请号：CN202110378358.8
申请日：2021-04-08
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明涉及一种基于硬件加速的激光点云处理系统及芯片，该激光点云处理系统采用AHB总线的状态机控制电路，并遵循AHB总线读写时序变化，对即时扫描获得的激光点云数据进行坐标位置的并行偏移计算，从而加快处理激光探头旋转或所述激光点云处理系统移动过程中产生的点云数据噪声和定位误差，同时实现多通道、分批量地同步累加运算输出定位概率和值，整个激光点云处理系统在各种定位环境下都保持较高的系统性能，提高模组开发效率。且整个激光点云处理系统在运动状态下能够保持较高的系统性能。
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公开(公告)号：CN113342718B
公开(公告)日：2022-08-05
申请号：CN202110721379.5
申请日：2021-06-28
Applicant: 珠海一微半导体股份有限公司
Inventor： 何再生
Abstract: 本发明公开一种RTC的硬件架构及读写控制方法，硬件架构包括电平转换器、总线接口锁存模块和RTC内核模块；主控电源域和RTC工作电源域被电平转换器隔离；电平转换器被配置为在主控电源域中接收总线接口锁存模块输入的信号,并在RTC工作电源域中提供对应转换输出的信号；电平转换器还被配置为在RTC工作电源域中接收RTC内核模块输入的信号,并在主控电源域中提供对应转换输出的信号；总线接口锁存模块设置在主控电源域内，RTC内核模块设置在RTC工作电源域；其中，RTC工作电源域的工作时钟的频率小于主控电源域的工作时钟的频率；所述总线接口锁存模块设置有总线接口，用于接收所述硬件架构的外设的外围总线传输的数据。
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公开(公告)号：CN114499494A
公开(公告)日：2022-05-13
申请号：CN202210076906.6
申请日：2022-01-24
Applicant: 珠海一微半导体股份有限公司
IPC: H03K19/0175
Abstract: 本发明公开一种单脉冲低电平信号同步电路，具体包括：单脉冲低电平信号同步模块，和第一与门连接，用于将外部输入的同步信号从第一时钟域同步转换至第二时钟域；单脉冲低电平信号补偿模块，和第一与门连接，用于提供补偿修正信号；第一与门，分别与单脉冲低电平信号同步模块、单脉冲低电平信号补偿电路和第一反相器连接，用于对第二时钟域的同步信号结合补偿修正信号进行与逻辑选择并传输至第一反相器；第一反相器，用于输出从第一时钟域同步转换至第二时钟域的单脉冲低电平同步信号。本发明实现将单个时钟周期的信号跨时钟域传递并以单脉冲低电平同步信号形式输出，同时通过设置补偿修正信号解决了跨时钟域传递过程中出现异常信号的问题。
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公开(公告)号：CN114124035A
公开(公告)日：2022-03-01
申请号：CN202111440900.4
申请日：2021-11-30
Applicant: 珠海一微半导体股份有限公司
IPC: H03H17/02
Abstract: 本发明公开一种半带滤波器，该半带滤波器包括读写控制模块、滤波计算模块、数据缓存空间和滤波器系数存储器；读写控制模块用于控制输入半带滤波器的待滤波数据写入数据缓存空间内，并以数值2为单次计数的变化值进行计数，产生读地址；读写控制模块用于根据写入数据缓存空间的待滤波数据的数量与转置使能计数阈值的大小关系，利用计数产生的读地址从数据缓存空间内读取出待滤波数据，并将读取出的待滤波数据依次传输给滤波计算模块；滤波计算模块用于控制数据缓存空间输出的待滤波数据以及滤波器系数存储器按照与数据缓存空间的相同顺序输出的滤波器系数进行滤波计算；其中，所述半带滤波器的抽头数与数值1的差值等于转置使能计数阈值。
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