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公开(公告)号：CN111640790B
公开(公告)日：2023-11-07
申请号：CN201910619462.4
申请日：2019-07-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式提供能够降低导通电阻的半导体装置。实施方式的半导体装置，具备：第一电极、第二电极、碳化硅层、和与第二碳化硅区域对置的栅极电极。碳化硅层具有：第1导电型的第一碳化硅区域，设在第一电极与第二电极之间，具有第一面和第二面；第一碳化硅区域与第一面之间的第2导电型的第二碳化硅区域；第一碳化硅区域与第一面之间的、与第二碳化硅区域分离的第2导电型的第三碳化硅区域；第二碳化硅区域与第一面之间的、与第一电极相接的第1导电型的第四碳化硅区域、第二碳化硅区域与第三碳化硅区域之间的、第1导电型杂质浓度比第一碳化硅区域高的第1导电型的第五碳化硅区域；以及第五碳化硅区域与第一面之间的、与第一电极相接的第2导电型的第六碳化硅区域。
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公开(公告)号：CN116845083A
公开(公告)日：2023-10-03
申请号：CN202210919891.5
申请日：2022-08-01
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的碳化硅半导体装置包括：第一电极；第二电极；第一半导体层，设置在第一电极与第二电极之间，包括碳化硅；包括碳化硅的第一导电型的多个第一半导体柱区域；包括碳化硅的第二导电型的第二半导体柱区域。第一半导体柱区域设置在第一半导体层与第二电极之间，包括：第一区域，具有第一杂质浓度；第二区域，在与从第一电极朝向第二电极的第一方向正交的第二方向上与第一区域并列，且具有比第一杂质浓度浓的第二杂质浓度。第二半导体柱区域设置在第一半导体层与第二电极之间，在第二方向上位于第一半导体柱区域之间，还包括：第三区域，具有第三杂质浓度；第四区域，在第二方向上与第三区域并列，且具有比第三杂质浓度浓的第四杂质浓度。
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公开(公告)号：CN116799063A
公开(公告)日：2023-09-22
申请号：CN202210846354.2
申请日：2022-07-04
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/423
Abstract: 根据一实施方式，半导体装置具备第一电极、第一半导体区域、栅极电极、第二导电型的第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、第一导电型的第五半导体区域以及第二电极。第一半导体区域包含第一导电型的第一区域。栅极电极设于第一半导体区域之上。第二半导体区域在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上，与栅极电极相对。第三半导体区域在第一方向上设于第一半导体区域与第二半导体区域之间。第三半导体区域的下部的宽度比第三半导体区域的上部的宽度长。第四半导体区域设于第三半导体区域与栅极电极之间，具有比第一区域高的第一导电型的杂质浓度。第五半导体区域设于第二半导体区域之上。
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公开(公告)号：CN114203795A
公开(公告)日：2022-03-18
申请号：CN202011599608.2
申请日：2020-12-30
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/40 , H01L29/786
Abstract: 一种能够提高可靠性的半导体装置。半导体装置具有单元区域以及包围所述单元区域的终端区域。所述半导体装置具备半导体部分、绝缘膜、以及导电部件。所述半导体部分具有第一导电型的第一半导体层和第二导电型的保护环层。所述保护环层在所述终端区域中设于所述第一半导体层的上部，并包围所述单元区域。所述绝缘膜设于所述半导体部分上。所述导电部件隔着所述绝缘膜而与所述半导体部分分离地设置。所述导电部件的所述终端侧的端缘位于比所述保护环层的所述终端侧的端缘靠所述终端侧，所述导电部件的所述单元区域侧的端缘位于比所述保护环层的所述单元区域侧的端缘的正上方区域靠终端侧，且位于到所述终端侧的端缘的正上方区域的之间的位置。
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公开(公告)号：CN106531813B
公开(公告)日：2020-05-29
申请号：CN201610130543.4
申请日：2016-03-08
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L29/06
Abstract: 本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。
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Patent Agency Ranking
公开(公告)号：CN105990434B
公开(公告)日：2020-05-15
申请号：CN201510097337.3
申请日：2015-03-05
Applicant: 株式会社东芝
Inventor： 河野洋志
IPC: H01L29/78
Abstract: 本发明的实施方式提供一种使沟槽栅极的耐压提高的半导体装置及其制造方法。实施方式的半导体装置包含：第1电极；第2电极；第1导电型的第1半导体区域，设置在所述第1电极与所述第2电极之间；第2导电型的多个第2半导体区域，选择性地设置在所述第1半导体区域与所述第2电极之间；第1导电型的第3半导体区域，设置在所述多个第2半导体区域的每一个与所述第2电极之间；以及第3电极，位于由所述多个第2半导体区域中相邻的所述第2半导体区域夹着的所述第1半导体区域上，隔着绝缘膜而设置在所述第1半导体区域、所述第2半导体区域、及所述第3半导体区域，并且所述第1电极侧的角部隔着所述绝缘膜而被所述第2半导体区域所覆盖。
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公开(公告)号：CN106531796B
公开(公告)日：2020-01-10
申请号：CN201610028286.3
申请日：2016-01-15
Applicant: 株式会社东芝
Inventor： 河野洋志
Abstract: 本发明的实施方式的半导体装置具备具有第1面及第2面的SiC层、设置在SiC层内的第1导电型的第1SiC区域、第2导电型的第1及第2柱区域、设置在第1及第2柱区域与第1面之间的第2导电型的第3及第4柱区域、设置在第3柱区域与第4柱区域之间的栅极电极、第2导电型的第1及第2主体区域、栅极绝缘膜、设置在第3及第4柱区域与栅极电极之间的第5及第6柱区域以及第1导电型的第1及第2源极区域。
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公开(公告)号：CN104916688B
公开(公告)日：2018-05-01
申请号：CN201410369570.8
申请日：2014-07-30
Applicant: 株式会社东芝
CPC classification number: H01L29/7804 , H01L29/0696 , H01L29/086 , H01L29/1095 , H01L29/1608 , H01L29/7805
Abstract: 本发明提供一种实现小型化和低成本化的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；在上述第1电极和上述第2电极之间设置的第1导电型的第1半导体区域；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第2半导体区域；在上述第2半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第3半导体区域；经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接的第3电极；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第4半导体区域；以及在上述第4半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第5半导体区域。
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公开(公告)号：CN103681637B
公开(公告)日：2017-04-05
申请号：CN201310077451.0
申请日：2013-03-12
Applicant: 株式会社东芝
IPC: H02M7/00
CPC classification number: G05F3/20 , H01L2224/49113 , H01L2224/49175 , H01L2224/73265 , H01L2924/1305 , H01L2924/13055 , H01L2924/13091 , H02M7/003 , H01L2924/00
Abstract: 根据一个实施例，一种半导体器件包括：基板；第一电路部；和第二电路部。所述第一电路部包括：第一和第二开关元件，及第一和第二二极管。第二电路部包括第三和第四开关元件，及第三和第四二极管。第一开关元件与第二开关元件在第一方向上并置，并与第四开关元件在第二方向上并置。第三开关元件与第四开关元件在第一方向上并置，与第二开关元件在第二方向上并置。电压施加到第一和第三开关元件的电极，与第一电压相反极性的电压施加到第二和第四开关元件的电极。
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公开(公告)号：CN106531813A
公开(公告)日：2017-03-22
申请号：CN201610130543.4
申请日：2016-03-08
Applicant: 株式会社东芝
IPC: H01L29/872 , H01L29/06
Abstract: 本发明关于能够抑制逆向偏压时的元件破坏的半导体装置，具备：元件区域，是具有第一面与第二面的半导体层的一部分；终端区域，包围元件区域；第一电极，设置在第一面；第二电极，设置在第二面；第一导电型的第一半导体区域，设置在半导体层内且一部分与第一电极相接；第二导电型的第二半导体区域，设置在元件区域内的第一半导体区域与第一电极之间；第二导电型的第三半导体区域，设置在第二半导体区域与第一电极之间，与第一电极电连接，且第二导电型的杂质浓度高于第二半导体区域；及第二导电型的第四半导体区域，设置在终端区域内的第一半导体区域与第一面之间，与第一电极电连接，且与第二面之间的距离大于第二面与第二半导体区域的距离。
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