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公开(公告)号：CN112019457A
公开(公告)日：2020-12-01
申请号：CN202010894182.7
申请日：2020-08-31
Applicant: 北京计算机技术及应用研究所
IPC: H04L12/931
Abstract: 本发明涉及一种基于国产化SRIO的高速交换装置，其中，包括：5个SRIO交换芯片互连，每个国产SRIO交换芯片具有12路4×SRIO链路，SRIO交换芯片有2路4×SRIO链路与其它4片SRIO交换芯片连接，每个SRIO交换芯片对外都有4路4×SRIO接口，整个交换装置对外总共有20路4×SRIO接口；国产千兆交换芯片包含24个千兆接口，实现对外出15路千兆以太网接口和对内与BMC管理模块互连的以太网接口；BMC管理模块通过温度传感器实现工作温度采集；电源控制电路对装置上的主电源供电进行开关电控制，并采集供电电压和电流的供电情况，对国产处理器的监测，获取国产处理器的工作状态和运行版本信息；对外的以太网，提供远程网页访问的功能，实现远程监测和管理交换；国产处理器完成对5片SRIO芯片、千兆交换芯片数据流的管控和调度，给BMC管理模块反馈工作状态信息，国产处理器利用I2C和SRIO总线两种接口方式对5片SRIO交换芯片进行初始化配置、路由管理配置和交换链路状态信息监测。
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公开(公告)号：CN111124852A
公开(公告)日：2020-05-08
申请号：CN201911145557.3
申请日：2019-11-21
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种基于BMC健康管理模块的故障预测方法及系统，该方法中使用BMC健康管理模块采集设备温度、电压等信息，并将所有数据记录到数据库中，BMC健康管理模块通过IPMI协议采集数据；根据设备中各硬件资源的使用标准与参数，对接收的数据进行分析，确定异常情况；通过BP神经网络预测方法，结合历史采样数据，选择模型参数，计算得到预测结果。本发明一种基于国产化BMC健康管理模块的故障预测方法及系统，能够使得故障预测更加合理，更加准确。
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公开(公告)号：CN107483135B
公开(公告)日：2019-03-19
申请号：CN201710616838.7
申请日：2017-07-26
Applicant: 北京计算机技术及应用研究所
IPC: H04J3/06 , H04L12/861 , H04L12/939
Abstract: 本发明公开了一种时间触发以太网交换机，其中，包括：交换/控制逻辑，用于进行交换机对其所连网络端系统进行控制；本地时钟，用于提供交换机整体的工作时钟；同步原语接收模块，用来接收由端系统发送来的数据，区分出时钟同步原语和传输数据帧，并向中央控制器传输这两部分数据；时钟同步模块，用于接收中央控制器发出的时钟同步控制命令，产生时钟同步具体信息，并实现时钟同步；时间触发器，用于提供时间触发事件所需的时间触发条件和时间信息；中央控制器，用于控制交换机内的各模块的工作；任务调度控制模块，依据任务调度表，用来对交换机中收到的数据进行分类控制，将不同的数据放进对应的数据缓冲区中。
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公开(公告)号：CN112235151B
公开(公告)日：2022-02-11
申请号：CN202010878912.4
申请日：2020-08-27
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种基于时间序列预测的自适应心跳检测方法，属于高可靠计算技术领域。本发明中，被监控节点和监控节点的心跳发送周期ΔSTi和心跳接收周期ΔHTi均为可变参数，随高可用集群内各节点的负载情况和节点之间的网络状况可自适应地进行调整，心跳周期更加准确；心跳检测采用推模型+拉模型相结合的方法，正常状态下被监控节点周期性地向监控节点发送心跳信息；当监控节点在规定的超时时间内未收到被监控节点的心跳信息时，主动发送询问信号，心跳接收超时时间也自适应地进行调整；对心跳发送周期和心跳接收周期进行了基于时间序列的ARMA建模，采用一步向前对心跳发送周期和心跳接收周期进行预测，相比于滑动平均方法，心跳周期预测值更加精确。
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公开(公告)号：CN113867944A
公开(公告)日：2021-12-31
申请号：CN202111106821.X
申请日：2021-09-22
Applicant: 北京计算机技术及应用研究所
IPC: G06F9/50
Abstract: 本发明涉及一种基于强化学习的异构MapReduce集群推测执行调度方法，属于大数据处理领域。本发明采用基于Q‑learning强化学习的节点权重动态更新方法，基于历史信息实现节点权重的自适应调整，有效提升了task剩余运行时间的估算准确性；对straggler进行是否迁移的判别，需同时满足备份task比例约束，以及迁移后的运行时间约束两项条件，straggler才能启动备份任务；同时结合map task快节点和reduce task快节点，这种方式提升了异构MapReduce集群的资源利用率。基于典型数据集的仿真试验结果表明，相比于现有算法，本文提出的算法对于大规模数据的处理效率明显提升。
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Patent Agency Ranking
公开(公告)号：CN109631994A
公开(公告)日：2019-04-16
申请号：CN201811531467.3
申请日：2018-12-14
Applicant: 北京计算机技术及应用研究所
IPC: G01D21/02
CPC classification number: G01D21/02
Abstract: 本发明涉及一种操作显控台的自动化检测以及故障定位方法，其中，操作显控台系统内管理架构包括系统级BMC以及单元级BMC；第一步，对所有单元级BMC上报的监测数据按照对应的单元标识号进行归类；第二步，对所有单元级BMC上报的数据进行合格判定，根据设置的阈值范围判定是否在阈值范围内，如果不在则启动光电报警，并将设备标识号和对应的故障值记录在日志内，根据链路监测的状态，判定当前主通信网络是否可用，将设备标识号和对应的故障状态记录在日志内；第三步，按照设备标识号进行实时显示所有监测状态。本发明操作显控台的自动化检测以及故障定位方法能够实现操作显控台等复杂特种设备的自动化监测和故障定位。
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公开(公告)号：CN108595368A
公开(公告)日：2018-09-28
申请号：CN201810383916.8
申请日：2018-04-26
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明公开了一种基于国产化计算机集群的并行计算系统及方法，该方法包括：设置一控制节点，用于接收用户提交的作业，设作业可分割并行的任务总量为m，根据作业的需求，确定所需的计算节点数量N和计算核心数量n；将作业分发到N个计算节点，由n个计算核心进行并行计算，每个计算核心负责计算m/n个计算任务，待n个计算核心全部完成计算后，将n个计算中间结果传送到一个主计算节点进行汇总；将控制结点分为主控制结点以及备用控制结点，使得主控制结点以及备用控制结点同时管理监控集群计算节点的状态，以及作业的运行情况，当主控制节点软件故障或者硬件宕机，备用节点内接管主控制节点的工作；在控制结点以及多个计算结点适配安装国产化银河麒麟操作系统。
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公开(公告)号：CN107483135A
公开(公告)日：2017-12-15
申请号：CN201710616838.7
申请日：2017-07-26
Applicant: 北京计算机技术及应用研究所
IPC: H04J3/06 , H04L12/861 , H04L12/939
CPC classification number: H04J3/0638 , H04J3/0682 , H04L49/552 , H04L49/9005
Abstract: 本发明公开了一种时间触发以太网交换机，其中，包括：交换/控制逻辑，用于进行交换机对其所连网络端系统进行控制；本地时钟，用于提供交换机整体的工作时钟；同步原语接收模块，用来接收由端系统发送来的数据，区分出时钟同步原语和传输数据帧，并向中央控制器传输这两部分数据；时钟同步模块，用于接收中央控制器发出的时钟同步控制命令，产生时钟同步具体信息，并实现时钟同步；时间触发器，用于提供时间触发事件所需的时间触发条件和时间信息；中央控制器，用于控制交换机内的各模块的工作；任务调度控制模块，依据任务调度表，用来对交换机中收到的数据进行分类控制，将不同的数据放进对应的数据缓冲区中。
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公开(公告)号：CN116781682A
公开(公告)日：2023-09-19
申请号：CN202310614202.4
申请日：2023-05-29
Applicant: 北京计算机技术及应用研究所
IPC: H04L67/06 , H04L67/1074 , G06F8/38 , G06F8/30 , G06F16/22 , G06F3/0481 , G06F16/16 , G06F9/38
Abstract: 本发明涉及一种基于Vue和Golang的超大文件上传方法，属于云服务技术领域。本发明采用前后端分离的架构，通过Vue框架实现前端(即用户端)页面渲染和用户交互，通过Golang实现后端(即服务端)业务逻辑处理和数据存储。本发明用于超大文件上传，不但开发效率高，而且运行稳定，支持高并发。相较于传统的上传方式中直接计算文件md5值，本发明通过对超大文件进行分块处理，采用多线程并发计算每个文件分块的md5值，并对多个计算结果进行混淆处理，得到一个唯一的文件md5值。这一方法可以大大缩短计算md5值的时间，有效解决了直接计算超大文件md5耗时太长的问题。
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公开(公告)号：CN116594941A
公开(公告)日：2023-08-15
申请号：CN202310215121.7
申请日：2023-03-01
Applicant: 北京计算机技术及应用研究所
Abstract: 本发明涉及一种基于FPGA的PCIe与SRIO总线桥接系统，属于计算机系统设计领域。本发明的系统可以替代TSI721在计算机系统中的应用。本发明通过采用XDMAIP核简化了FPGA端的PCIe逻辑设计，使用AXI‑Interconnect将XDMA IP核与DDR连接，可以实现XDMA与DDR之间的数据交互。此设计不需要FPGA在逻辑层面操作完成PCIe的相关的逻辑设计，极大的精简了逻辑代码，缩短了开发周期。同时，采用AXI4总线读取内存地址空间的方法，实现用户读写DDR数据的逻辑，该方法使用灵活，设计相对简单。
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