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公开(公告)号：CN105264775B
公开(公告)日：2018-01-19
申请号：CN201380039287.2
申请日：2013-12-31
Applicant: 北京大学
IPC: H03K19/20
CPC classification number: G06F7/5013 , G06F7/607
Abstract: 公开了一种基于阻变器件的全加器及其操作方法。利用基于阻变器件的交叉阵列构成多位全加器电路，其中本位和数据非挥发性存储于交叉阵列主对角线上，进位数据存储于主对角线两侧相邻单元。利用存储回路(串扰回路)的连通与否存储进位数据。本技术大幅简化了多位全加器电路。减少进位信号产生的额外电路，减少电路延时和芯片面积，并使加法器具有非挥发性存储的能力。
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公开(公告)号：CN103762973B
公开(公告)日：2016-09-07
申请号：CN201310741039.4
申请日：2013-12-27
Applicant: 北京大学
IPC: H03K19/0944
Abstract: 本发明提供一种基于RRAM的可调幅脉冲产生电路及调节其脉冲幅度的方法，包括顺序连接的一个积分器和一个微分器，其特征在于，所述积分器中的输入电阻为一个带有阻值调节电路的第一RRAM，所述微分器中的反馈电阻为一个带有阻值调节电路的第二RRAM。本发明通过利用RRAM多阻态的特点实现了一种可调幅脉冲产生电路，并且可以在任意时刻对产生脉冲的幅度进行修改，通过利用RRAM作为逻辑器件，进一步拓宽了RRAM的应用领域。
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公开(公告)号：CN103904118B
公开(公告)日：2016-08-31
申请号：CN201410085379.0
申请日：2014-03-10
Applicant: 北京大学
IPC: H01L29/78 , H01L21/77 , H01L25/065
Abstract: 本发明公开了一种具有存储器功能的场效应晶体管及其三维集成方法，由上选择管和下选择管及中间的存储单元组成三维结构，且所有的晶体管均为竖直结构，与水平晶体管相比竖直晶体管的布局面积更小，从而可以提高RRAM的集成密度，进一步降低成本。该方法包括：在衬底上依次沉积SiO2、下选择管的重掺杂多晶硅控制栅层、SiO2，通过反应离子刻蚀SiO2、多晶硅、SiO2层形成下选择管的沟道区域；顺序沉积多晶硅层和SiO2层，反应离子刻蚀沉积的SiO2和多晶硅层，形成存储单元的沟道通孔；沉积上选择管的重掺杂多晶硅控制栅层和SiO2，通过反应离子刻蚀多晶硅层和SiO2层，形成上选择管的沟道区域。
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公开(公告)号：CN103390629B
公开(公告)日：2016-08-10
申请号：CN201310302371.0
申请日：2013-07-15
Applicant: 北京大学
Abstract: 提供了一种阻变存储器，包括存储阵列，所述存储阵列包括：衬底；衬底隔离层，设置在衬底上；多个叠层结构，设置在衬底隔离层上；多个梳状金属层，沿所述叠层结构的长度方向设置在衬底隔离层和所述多个叠层结构上，每个梳状金属层的梳齿夹在相邻的叠层结构之间；以及多个阻变材料层，每个阻变材料层形成在相应的一个梳状金属层与所述衬底隔离层之间以及所述相应的一个梳状金属层与所述多个叠层结构之间。还提供了该阻变存储器的操作方法和制造方法。
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Patent Agency Ranking
公开(公告)号：CN105264775A
公开(公告)日：2016-01-20
申请号：CN201380039287.2
申请日：2013-12-31
Applicant: 北京大学
IPC: H03K19/20
CPC classification number: G06F7/5013 , G06F7/607
Abstract: 公开了一种基于阻变器件的全加器及其操作方法。利用基于阻变器件的交叉阵列构成多位全加器电路，其中本位和数据非挥发性存储于交叉阵列主对角线上，进位数据存储于主对角线两侧相邻单元。利用存储回路(串扰回路)的连通与否存储进位数据。本技术大幅简化了多位全加器电路。减少进位信号产生的额外电路，减少电路延时和芯片面积，并使加法器具有非挥发性存储的能力。
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公开(公告)号：CN104701454A
公开(公告)日：2015-06-10
申请号：CN201510064981.0
申请日：2015-02-06
Applicant: 北京大学
Abstract: 本发明提供了一种三维交叉阵列透明阻变存储器及其制备方法，所述三维交叉阵列透明阻变存储器包括：第一阻变存储器层区域、第二阻变存储器层区域和介质隔离层，所述介质隔离层设置在所述第一阻变存储器层区域上，所述第二阻变存储器层区域设置在所述介质隔离层上；第一阻变存储器层区域包括第一透明玻璃基底、第一透明氧化物下电极薄膜层、第一透明氧化物阻变层和第一透明氧化物上电极薄膜层；第二阻变存储器层区域包括第二透明氧化物下电极薄膜层、第二透明氧化物阻变层和第三透明氧化物上电极薄膜层。本发明制造成本低、工艺方便简单、大面积集成度高，实现了较大规模三维交叉阵列阻变存储器的制备与在透明电子学中的应用。
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公开(公告)号：CN103280526B
公开(公告)日：2015-03-11
申请号：CN201310206768.X
申请日：2013-05-29
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明公开了一种忆阻层，包括主要层和辅助层；所述辅助层位于所述主要层的上面；所述主要层的厚度大于辅助层的厚度；所述主要层由具有阻变特性的金属氧化物Ax1Oy1构成；所述辅助层由金属氧化物Bx2Oy2构成；x1、x2、y1、y2为与化学价相关的元素比例。本发明还公开了一种电学特性参数离散性较小的忆阻器。本发明所公开的忆阻层结构简单，性能优越，工艺复杂度低，节约了生产成本。
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公开(公告)号：CN102623046B
公开(公告)日：2014-09-17
申请号：CN201110032218.1
申请日：2011-01-28
Applicant: 北京大学
IPC: G06F7/50
CPC classification number: G11C13/0007 , G11C11/5685 , G11C13/0069 , G11C2013/0073 , G11C2013/0083
Abstract: 一种能够实现多进制加法计算的阻变器件，以及利用阻变器件实现多进制加法计算的方法，所述阻变器件具有从高阻态到低阻态的多个阻值，每个阻值对应于一存储值，通过连续施加具有相同宽度和高度的set脉冲电压使阻变器件的存储值顺序加1，通过施加一reset脉冲电压使阻变器件的存储值置0，同时通过施加一个set脉冲电压使高位阻变器件的存储值加1，由此实现多进制加法计算。通过对阻变器件的操作可以同时实现数据存储和多进制加法运算，从而大大简化了电路结构，便于实现存储和计算的统一应用。
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