一种低开销的抗单粒子翻转加固触发器电路结构

    公开(公告)号:CN114172492A

    公开(公告)日:2022-03-11

    申请号:CN202111404837.9

    申请日:2021-11-24

    Abstract: 本发明公开了一种低开销的抗单粒子翻转加固触发器电路结构,包括反相器电路、晶体管堆叠传输门以及低开销晶体管堆叠带置复位主从锁存器电路。所述反相器电路用于反相输入数据信号D、产生时钟信号CLKN、CLKNN以及输出Q;所述传输门用于时钟信号控制数据信号向主从锁存器中传播;所述主从锁存器电路用于保证电路在受到单粒子辐射时信号保持正确的状态,并受置复位信号控制。本发明设计的电路结构抗单粒子翻转能力强;相比于常规晶体管堆叠加固的触发器,本设计使用的堆叠晶体管更少,版图面积开销也会更小。

    非易失性存储单元、存储器及设备

    公开(公告)号:CN112951302A

    公开(公告)日:2021-06-11

    申请号:CN202110134691.4

    申请日:2021-02-01

    Abstract: 本发明提供了一种非易失性存储单元、存储器及设备,包括数据写入模块、第一节点、第二节点、上拉网络、下拉网络和暂存模块;所述数据写入模块分别与所述第一节点和所述第二节点连接,用于分别向所述第一节点和所述第二节点写入第一电平和第二电平;所述上拉网络和所述下拉网络用于保持所述第一节点和所述第二节点的电平;所述暂存模块包括第一磁性存储单元、第二磁性存储单元和加固电路,本发明可以有效避免非易失存储在数据存储和数据备份过程受到SEU干扰,从而提高非易失性存储单元的抗辐射性能及可靠性。

    一种基于CMOS工艺的PECL发送器接口电路

    公开(公告)号:CN106712765B

    公开(公告)日:2020-08-04

    申请号:CN201611029545.0

    申请日:2016-11-14

    Abstract: 本发明涉及一种基于CMOS工艺的PECL发送器接口电路。该接口电路主要由两个互补的输出支路构成,每个支路含有一个开关管控制的电流漏和一个常通电流漏,两个支路共用一个偏置电路。所述常通电流漏用于产生输出低电平电流;所述开关电流漏与常通电流漏一起产生输出高电平电流;所述偏置电路用于与开关控制电流漏和常通电流漏形成电流镜结构,提供其所需电流。本发明能够能准确产生符合PECL电平标准的输出高低电平,具有结构简单、实现方便、与主流CMOS工艺兼容等优点。

    一种基于锁相环的三模冗余抗辐射加固时钟生成电路

    公开(公告)号:CN106936426A

    公开(公告)日:2017-07-07

    申请号:CN201611244530.6

    申请日:2016-12-29

    CPC classification number: H03L7/07 H03K19/0033

    Abstract: 本发明公开了一种基于锁相环的三模冗余抗辐射加固时钟生成电路,包括锁相环、投票表决单元和数字滤波单元,锁相环有三个,三个独立的锁相环并联连接;当CK1、CK2、CK3中至少两个电平相同时,经投票表决将至少两个电平相同的信号CK传输给数字滤波单元,数字滤波单元对表决得到的信号CK进行处理,如果存在毛刺,则将毛刺滤除后输出信号;如果不存在毛刺,则直接输出信号。本发明采用的锁相环系统三模冗余结构,三个锁相环中任何一路发生异常,系统的最终输出均不会受到任何影响,对单粒子瞬态具有很强的免疫力,抗单粒子瞬态的能力优于仅对锁相环内部敏感节点加固的方式。

    一种减小输出信号下降时间的PECL发送器接口电路

    公开(公告)号:CN106656156A

    公开(公告)日:2017-05-10

    申请号:CN201611008894.4

    申请日:2016-11-14

    Abstract: 本发明涉及一种减小输出信号下降时间的PECL发送器接口电路,第一MOS管、第二MOS管和已有PECL发送器接口电路;第一MOS管的漏极连接已有PECL发送器接口电路的负输出端和第二MOS管的栅极;第一MOS管的源极连接已有PECL发送器接口电路的偏置电压端;第二MOS管的漏极连接已有PECL发送器接口电路的正输出端和第一MOS管的栅极;第二MOS管的源极连接已有PECL发送器接口电路的偏置电压端。本发明利用交叉耦合对管为输出节点等效负载电容提供了一条额外的放电通路,减小了输出信号的下降时间,能够适用于高频率场合,驱动大电容负载。

    一种应用于绝缘体上硅工艺的内置滤波抗单粒子翻转触发器结构

    公开(公告)号:CN120017014A

    公开(公告)日:2025-05-16

    申请号:CN202411892756.1

    申请日:2024-12-20

    Abstract: 一种应用于绝缘体上硅工艺的内置滤波抗单粒子翻转触发器结构,包括第一级堆叠时钟控制电路、第一级锁存反相器、第一级复制反相器、延迟电路、第一级数据信号堆叠电路、第二级堆叠时钟控制电路、第二级锁存反相器、第二级复制反相器、第二级数据信号堆叠电路和输出反相器电路。堆叠时钟控制电路用于控制主从锁存器的工作状态并保证自身受到单粒子轰击后数据正确;锁存反相器用于实现数据的传输和锁存;复制反相器用于提供冗余信号;延迟电路用于用延迟信号实现SET脉冲的过滤;数据信号堆叠电路用于实现数据锁存,并保证锁存器受到单粒子轰击后数据正确。本发明有效降低单粒子软错误问题,基于绝缘体上硅工艺特征开发,有效降低加固开销,易实现。

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