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公开(公告)号：CN108665062A
公开(公告)日：2018-10-16
申请号：CN201810408130.7
申请日：2018-04-28
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供了一种基于小波变换减少IO开销的神经网络处理系统，其中，所述基于小波变换的神经网络处理系统，包括：片下压缩单元，用于对片下数据进行压缩并发送至片上；以及片上计算装置，与所述片下压缩单元连接，用于接收所述压缩并发送至片上的数据，执行神经网络运算；其中，所述压缩单元基于小波变换对所述片下数据进行压缩。本公开神经网络处理系统，通过在加载与存储数据时进行数据压缩，减少了IO量，降低了时间与能量开销。
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公开(公告)号：CN108615074A
公开(公告)日：2018-10-02
申请号：CN201810408184.3
申请日：2018-04-28
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供了一种基于压缩感知的神经网络处理系统及方法，其中，所述基于压缩感知的神经网络处理系统，包括：片下压缩单元，用于对片下数据进行压缩并发送至片上；以及片上计算装置，与所述片下压缩单元连接，用于接收所述压缩并发送至片上的数据，执行神经网络运算；其中，所述压缩单元基于压缩感知对所述片下数据进行压缩。本公开基于压缩感知的神经网络处理系统及方法，通过在加载与存储数据时进行数据压缩，减少了IO量，降低了时间与能量开销。
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公开(公告)号：CN108416436A
公开(公告)日：2018-08-17
申请号：CN201810249470.X
申请日：2016-04-18
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供了一种使用多核心处理模块进行神经网络划分的方法及其系统，其中，人工神经网络的处理系统，包括：多核心处理模块，其包括多个核心处理模块；其中，所述神经网络根据多核处理模式进行神经网络划分，包括：从输入神经元划分、输出神经元划分和权值连接划分。本公开使用多核心处理模块进行神经网络划分的方法及其系统，其在神经网络处理系统中引入多核设计，从而提升神经网络处理系统的运算速度，使得神经网络处理系统性能更高，更加高效。
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公开(公告)号：CN108388944A
公开(公告)日：2018-08-10
申请号：CN201810249289.9
申请日：2018-03-23
Applicant: 中国科学院计算技术研究所
Abstract: 本公开提供了一种基于深度神经网络的自动聊天方法，包括以下步骤：获取用户输入信息，并经深度神经网络编码器生成固定长度向量；所述固定长度向量输入多个attention子模型之后分别输出分数；以及对所述多个attention子模型输出的分数进行比较，选择最高分数所对应的attention子模型作为最终模型，生成与所述输入信息对应的答复信息。本公开还提供了一种基于深度神经网络的自动聊天机器人。本公开基于深度神经网络的自动聊天方法及机器人保证了聊天过程中答复信息的准确性，使得聊天内容更切合实际。
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公开(公告)号：CN105609141B
公开(公告)日：2018-08-10
申请号：CN201510958912.4
申请日：2015-12-18
Applicant: 中国科学院计算技术研究所
IPC: G11C29/42
CPC classification number: G11C29/42
Abstract: 本发明提出一种用于自动校正访问存储装置数据的装置及方法，涉及数据存储、数据校正等技术领域，该装置存储装置模块，用于存储数据，其中所述存储装置模块包括用于存储数据的区域与用于存储监督位的区域；编码器模块，用于获取数据，并根据所述数据生成对应的监督位；解码器模块，用于当所述存储装置模块读取所述数据时，所述解码器模块根据所述监督位检验所述数据的正确性，当发现所述数据中存在错误数据时，发送错误信号，同时将所述错误数据进行校正，并将校正后的数据发送给读写单元，读写单元将校正后数据重新写回存储装置，以避免数据错误增加。
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Patent Agency Ranking
公开(公告)号：CN106529668A
公开(公告)日：2017-03-22
申请号：CN201610979814.3
申请日：2016-11-08
Applicant: 中国科学院计算技术研究所
IPC: G06N3/06
Abstract: 本发明提供一种加速深度神经网络算法的加速芯片的运算装置及方法，所述装置包括：向量加法处理器模块，进行向量的加法或减法、和/或深度神经网络算法中的池化层算法的向量化的运算；向量函数值运算器模块，深度神经网络算法中的非线性求值的向量化运算；向量乘加器模块，进行向量的乘加运算；所述三个模块执行可编程指令，互相交互以计算神经网络输出结果以及代表中间层之间神经元作用强度的突触权重变化量；所述三个模块中均设置有中间值存储区域，并对主存储器进行读取与写入操作。由此，能够减少对主存储器的中间值读取和写入次数，降低加速器芯片的能量消耗，避免数据处理过程中的数据缺失和替换问题。
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公开(公告)号：CN105892989A
公开(公告)日：2016-08-24
申请号：CN201610183040.3
申请日：2016-03-28
Applicant: 中国科学院计算技术研究所
IPC: G06F7/575
CPC classification number: G06F7/575
Abstract: 本发明适用于神经网络算法领域，提供了一种神经网络加速器及其运算方法，该神经网络加速器包括片内存储介质、片内地址索引模块、核心计算模块以及多ALU装置，片内存储介质，用于存储外部传来的数据或用于存储计算过程中产生的数据；片内数据索引模块，用于执行运算时根据输入的索引映射至正确的存储地址；核心计算模块用于执行神经网络运算；多ALU装置用于从核心计算模块或片内存储介质获取输入数据执行核心计算模块无法完成的非线性运算。本发明在神经网络加速器中引入多ALU设计，从而提升非线性运算的运算速度，使得神经网络加速器更加高效。
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公开(公告)号：CN103365731B
公开(公告)日：2016-07-06
申请号：CN201310267669.2
申请日：2013-06-28
Applicant: 中国科学院计算技术研究所
IPC: G06F11/00
Abstract: 本发明公开了一种降低处理器软错误率的方法和系统。包括：预测模型构建步骤，使用机器学习的方法构建预测模型，来预测可以低开销地降低处理器软错误率的处理器最佳配置；识别程序片段步骤，在程序运行过程中，将程序分成若干连续的程序片段；统计特征获取步骤，在程序片段初始运行的一小段时间内，获取程序片段的统计特征；最佳配置预测步骤，将获取的统计特征输入预测模型，预测出程序片段相应的处理器最佳配置作为预测结果；调节步骤，根据预测结果，调节处理器部件配置，从而在保持或者提高性能功耗比的情况下，降低处理器的软错误率。本发明通过动态调节处理器部件配置，实现低开销地降低处理器软错误率的目的。
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公开(公告)号：CN105512724A
公开(公告)日：2016-04-20
申请号：CN201510863726.2
申请日：2015-12-01
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开一种加法器装置、数据累加方法及数据处理装置，所述加法器装置包括：第一加法器模块，具有由多级加法器阵列构成的加法树单元和第一控制单元，加法树单元基于第一控制单元的控制信号采用逐级累加的方式累加数据；第二加法器模块，包括两输入加减操作单元和第二控制单元，对输入数据进行加法或减法运算；移位操作模块，用于对第一加法器模块的输出数据进行左移位操作；与操作模块，用于对移位操作模块的输出数据和第二加法器模块的输出数据进行与操作；控制器模块，用于控制第一加法器模块及第二加法器模块的数据输入，控制移位操作模块的移位操作，以及控制第一控制单元及第二控制单元的控制信号的发射。由此，实现数据快速累加。
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公开(公告)号：CN105512179A
公开(公告)日：2016-04-20
申请号：CN201510828602.0
申请日：2015-11-25
Applicant: 中国科学院计算技术研究所
IPC: G06F17/30
CPC classification number: G06F17/30 , G06F17/30519 , G06F17/30548
Abstract: 本发明提供一种功耗低、面积小、结构简单、效率高的可应用于加速器中的硬件实现的数据排序装置、方法及包括该数据排序装置的数据处理芯片，所述数据排序装置包括：寄存器组，保存数据排序过程中暂时排出的K个最大或最小的数据，寄存器组包括多个并行连接的寄存器，且相邻两个寄存器由低级向高级单向传输数据；比较器组，包括以与所述寄存器一一对应的方式相连接的多个比较器，比较输入的多个数据的大小关系，并将较大或较小的数据输出至对应的寄存器；控制电路，设置有作用于所述寄存器的多个标志位，所述标志位判断所述寄存器是否接收由对应的比较器或低一级寄存器传来的数据，以及判断寄存器是否向高一级寄存器传输数据。
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