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公开(公告)号：CN1485726A
公开(公告)日：2004-03-31
申请号：CN03154841.5
申请日：2003-08-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及微处理器体系结构技术领域，为当代微处理器加快定点除法部件的计算速度同时降低该部件功耗提供了一种新型的处理方法。本发明的能使SRT算法实现的定点除法部件减少循环次数的处理方法，在开始定点除法循环计算之前，根据参加定点除法的两个操作数前面0的个数(如果是负数则是1的个数)差值确定完成定点除法循环的次数。从而达到减小循环次数，加快定点除法速度同时降低功耗的目的。
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公开(公告)号：CN1410885A
公开(公告)日：2003-04-16
申请号：CN01141495.2
申请日：2001-09-27
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 一种基于操作队列复用的指令流水线系统，包括：取指部件，用于取出指令；译码部件，对取出的指令进行译码，并按指令在程序中出现的先后次序把译码后的指令(称为操作)送到操作队列；操作队列，按次序根据操作的类型把操作发射到相应的保留站，并按次序结束运算结果已经写回的指令；保留站，对发射来的操作进行运算，把运算结果送回到结果总线并写回到操作队列；寄存器，在结束指令时，接收由操作队列依照指令进出操作队列的次序。本发明通过操作队列的复用实现指令的动态调度，减少控制逻辑，从而提高流水线效率，进而提高微处理器的性能。
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公开(公告)号：CN103699458B
公开(公告)日：2017-02-01
申请号：CN201310682554.X
申请日：2013-12-12
Applicant: 中国科学院计算技术研究所
IPC: G06F11/14
Abstract: 本发明公开了一种提高低动态冗余多线程性能和降低功耗开销的方法，包括指令译码阶段，读取程序运行过程中指令操作码，识别NOP指令，NOP指令统计量加一；指令发射阶段，读取寄存器时，使用寄存器号索引记录表，将相应标志位置0；指令提交阶段，使用寄存器号索引记录表，查看相应标志位，如果内容为1，则表明之前写寄存器的指令为动态死指令，死指令统计量加一；无论标志位内容为0或1，在指令提交阶段，都将标志位置1。程序每运行一定数量的指令，将动态死指令和NOP指令统计信息以及其他关键统计量输入已构建线性回归预测模型，预测处理器部件的AVF；当处理器部件的AVF高时，则开启冗余线程以提高可靠性；当处理器部件的AVF低时，则关闭冗余线程以提高性能，降低功耗。
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公开(公告)号：CN101216778B
公开(公告)日：2011-04-13
申请号：CN200810056540.6
申请日：2008-01-21
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种RISC处理器装置及其指令地址转换查找方法。该装置包括译码器，所述译码器包括查找表模块，用于利用查找表实现从X86源指令地址到MIPS目标指令地址的转换。所述查找表模块，包括查找子模块，用于根据内容索引查找表，如果命中，那么将相应的内容存入目标寄存器中；如果表项不命中，将不命中服务程序的入口地址存入目标寄存器中；索引子模块，用于根据内容索引查找表，得到该内容所在表项的索引。其在RISC处理器的X86虚拟机中，加速从X86源指令地址到MIPS目标指令地址的转换，从而提高虚拟机的性能。
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公开(公告)号：CN101446925A
公开(公告)日：2009-06-03
申请号：CN200810247390.7
申请日：2008-12-29
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明涉及一种复用二级Cache和DSP的RAM的方法和系统，所述方法包括：步骤1，将二级Cache的部分地址空间配置为锁定，被锁定的地址空间作为RAM；步骤2，当访存信息在二级Cache中失效而需要进行替换时，根据访存信息对应的访问物理地址选择多个备选替换缓冲行；步骤3，判断各个备选替换缓冲行是否落在作为RAM的地址空间，选择未落在作为RAM的地址空间中的备选替换缓冲行进替换。本发明能够保证了DSP所使用的内容安全地保存在二级Cache中，不会被替换，保证了访问时间。
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Patent Agency Ranking
公开(公告)号：CN101446842A
公开(公告)日：2009-06-03
申请号：CN200810247389.4
申请日：2008-12-29
Applicant: 中国科学院计算技术研究所
IPC: G06F1/04
Abstract: 本发明涉及一种门控时钟系统及其工作方法，系统包括用于产生使能信号的叶结点，所述系统还包括转换单元和门控单元，所述转换单元，用于接收所述叶结点产生的使能信号，将所述使能信号转换成新使能信号，将所述新使能信号输入到所述门控单元，所述新使能信号比所述使能信号晚一拍开始和结束；所述门控单元，用于采用所述新使能信号产生门控时钟。本发明能够保证门控时钟在使能信号失效后关闭。
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公开(公告)号：CN100476694C
公开(公告)日：2009-04-08
申请号：CN200710175336.1
申请日：2007-09-28
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32 , G06F1/04 , G06F15/163
CPC classification number: G06F1/3203 , G06F1/12 , G06F1/324 , Y02D10/126
Abstract: 本发明公开了一种多核处理器及其变频装置和核间同步通信方法。多核处理器中每个处理器核包括一变频装置，该装置包括一多位状态转换机，一多路选择器，一变频系数寄存器，一多输入或门，以及一门控时钟电路。在工作时，公共原始时钟送入每个处理器核的变频装置，变频装置实时读取相应处理器核的变频系数寄存器的值以及来自其它处理器核的数据发送有效信号，通过对公共原始时钟进行门控处理，从而完成处理器核的变频功能。其实现多核处理器动态变频功能，每个处理器核可以进行独立的变频系数控制，并且处理器核之间可以保持高效的同步通信，在多核处理器中的不同处理器核上或者SOC中的不同IP模块上，达到降低处理器整体运行功耗，节省电能的目的。
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公开(公告)号：CN100426260C
公开(公告)日：2008-10-15
申请号：CN200510130722.X
申请日：2005-12-23
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种利用路预测技术的多线程处理器的取指方法，该方法包括：在多路组相联的指令高速缓存中，使用路预测器为取指优先级最高的线程预测该线程的指令处在哪一路中，然后使用该线程的程序计数器访问预测的路进行取指，同时使用取指优先级次高的线程的程序计数器访问指令高速缓存其余的路进行取指。本发明还公开了一种利用路预测技术的多线程处理器的取指系统。本发明使用单端口的高速缓存对多个线程进行取指，既避免了在多线程处理器中使用多端口高速缓存增大了芯片面积，又解决了多线程处理器中使用单端口高速缓存只能对一个线程取指造成取指带宽不高的问题。
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公开(公告)号：CN100377076C
公开(公告)日：2008-03-26
申请号：CN200410009288.5
申请日：2004-06-30
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种应用于同时多线程处理器的取指控制装置及其方法，该装置包括用于记录每线程占用指令队列的项数的计数器、T选二多路选择器、第一按位取反器、第二按位取反器、第一模16运算器、第二模16运算器、第一二选一选择器、第二二选一选择器及减法器。本发明为每个线程计算了一个取指数量的上界，从而更加均衡地利用了取指带宽，使得同时多线程处理器的平均占用指令队列项数大幅度减少，指令队列冲突率显著降低，同时Cache(高速缓冲存储器)和TLB(快表)的命中率也明显提高，最终使得处理器的性能得到很大的提高。
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公开(公告)号：CN101101504A
公开(公告)日：2008-01-09
申请号：CN200710120376.6
申请日：2007-08-16
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明公开了一种处理器及其降频装置和方法。该降频装置包括一多位状态转换机，一多路选择器，一降频系数寄存器，以及一门控时钟电路。该降频装置接收原始时钟并实时读取降频系数寄存器的值，通过对原始时钟进行门控处理，从而完成对原始时钟的降频功能。采用本发明的处理器时钟降频装置和方法可以以简单的数字逻辑电路和很小的代价实现处理器核的动态降频功能，并且降频效果具有间隔粒度小，实时性高的特点，从而非常适合在各种通用处理器、嵌入式处理器以及SOC中进行应用，达到降低处理器平均运行功耗，节省电能的目的。
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