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公开(公告)号：CN100476718C
公开(公告)日：2009-04-08
申请号：CN200510095815.3
申请日：2005-09-02
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种64比特浮点乘加器的流水节拍划分方法，实现形式为(A×B)+C的乘加运算，浮点乘加器分为四个流水节拍，包括：第一拍中用2个14:2的乘法压缩树同时压缩A×B和操作数C取反移位后的结果，得到2个进位及2个和，在第二拍中用一个4:2的乘法压缩树来压缩第一拍的结果，得到压缩后的进位与和，并做半加运算，同时预测加法结果符号及加法结果首0位置；第三拍中编码首0检测的结果，得到规格化左移的位数，进行移位；在第四拍中，对结果做加法和舍入操作，得到最后的结果。本发明还公开了与流水节拍划分方法相对应的64比特浮点乘加器。本发明的优点在于：缩短第一个节拍的延迟，增加第二个节拍的延迟，均衡了流水节拍。
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公开(公告)号：CN101093442A
公开(公告)日：2007-12-26
申请号：CN200710119247.5
申请日：2007-07-18
Applicant: 中国科学院计算技术研究所
IPC: G06F7/57
Abstract: 本发明公开了一种浮点乘加器中乘法进位保留加法器(CSA)压缩树的进位校验装置，包括一进位判断单元和一进位检验单元，所述进位判断单元，用于以浮点乘加器两个操作数A和B经过第一进位保留加法器压缩得到的压缩进位部分与压缩和部分的数据为输入值，判断相加的结果是否进位，并根据进位情况输出进位校验位M；所述进位校验单元，用于根据进位判断单元输出的进位校验位M、操作数C取反对齐后的Cinvshift的高55比特(bit)，第二3：2压缩进位保留加法器的进位压缩结果最高比特，进行进位纠正，输出两组55比特的值到161比特加法器的两组数据的高55位中。其使得进位保留加法器(CSA)压缩结果得到纠正，使得乘加器的计算正确。
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公开(公告)号：CN1924798A
公开(公告)日：2007-03-07
申请号：CN200510095815.3
申请日：2005-09-02
Applicant: 中国科学院计算技术研究所
Abstract: 本发明公开了一种64比特浮点乘加器的流水节拍划分方法，实现形式为(A×B)+C的乘加运算，浮点乘加器分为四个流水节拍，包括：第一拍中用2个14∶2的乘法压缩树同时压缩A×B和操作数C取反移位后的结果，得到2个进位及2个和，在第二拍中用一个4∶2的乘法压缩树来压缩第一拍的结果，得到压缩后的进位与和，并做半加运算，同时预测加法结果符号及加法结果首0位置；第三拍中编码首0检测的结果，得到规格化左移的位数，进行移位；在第四拍中，对结果做加法和舍入操作，得到最后的结果。本发明还公开了与流水节拍划分方法相对应的64比特浮点乘加器。本发明的优点在于：缩短第一个节拍的延迟，增加第二个节拍的延迟，均衡了流水节拍。
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公开(公告)号：CN1655117A
公开(公告)日：2005-08-17
申请号：CN200410039460.1
申请日：2004-02-13
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种MIPS指令集的处理器扩展指令及其编码方法和部件。该扩展指令编码成MIPS指令集中浮点指令的格式，该格式中包括一格式域；所述扩展指令的格式域取值为现有的MIPS指令集中的浮点指令的格式域的保留值。该扩展指令的执行部件为一种功能增强的浮点部件，包括数据通路、输入寄存器、输出寄存器和执行浮点操作的浮点指令执行模块，还包括一个与所述浮点指令执行模块并联的扩展指令执行模块，一个判断指令是浮点指令还是扩展指令的选择模块。本发明在指令扩展时避免了引入新的指令格式而增加指令译码的复杂度，扩展指令复用原有的浮点指令的数据通路以及寄存器资源，避免了芯片复杂度的扩大，大大节省了芯片的面积。
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Patent Agency Ranking
公开(公告)号：CN100555212C
公开(公告)日：2009-10-28
申请号：CN200710119247.5
申请日：2007-07-18
Applicant: 中国科学院计算技术研究所
IPC: G06F7/57
Abstract: 本发明公开了一种浮点乘加器中乘法进位保留加法器(CSA)压缩树的进位校验装置，包括一进位判断单元和一进位检验单元，所述进位判断单元，用于以浮点乘加器两个操作数A和B经过第一进位保留加法器压缩得到的压缩进位部分与压缩和部分的数据为输入值，判断相加的结果是否进位，并根据进位情况输出进位校验位M；所述进位校验单元，用于根据进位判断单元输出的进位校验位M、操作数C取反对齐后的Cinvshift的高55比特(bit)，第二3：2压缩进位保留加法器的进位压缩结果最高比特，进行进位纠正，输出两组55比特的值到161比特加法器的两组数据的高55位中。其使得进位保留加法器(CSA)压缩结果得到纠正，使得乘加器的计算正确。
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公开(公告)号：CN1485726A
公开(公告)日：2004-03-31
申请号：CN03154841.5
申请日：2003-08-20
Applicant: 中国科学院计算技术研究所
Abstract: 本发明涉及微处理器体系结构技术领域，为当代微处理器加快定点除法部件的计算速度同时降低该部件功耗提供了一种新型的处理方法。本发明的能使SRT算法实现的定点除法部件减少循环次数的处理方法，在开始定点除法循环计算之前，根据参加定点除法的两个操作数前面0的个数(如果是负数则是1的个数)差值确定完成定点除法循环的次数。从而达到减小循环次数，加快定点除法速度同时降低功耗的目的。
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公开(公告)号：CN100405289C
公开(公告)日：2008-07-23
申请号：CN200510053606.2
申请日：2005-03-08
Applicant: 中国科学院计算技术研究所
IPC: G06F7/52
Abstract: 本发明涉及一种浮点乘法器及其兼容双精度和双单精度计算的方法，包括双单精度连续编码填充单元，第一选择器，基2的波茨编码器，13:2的压缩树，14:2的压缩树，48比特加法器，4:2的压缩复合树，第二选择器，106比特加法器，48比特单精度舍入和规格化单元，106比特双精度舍入和规格化单元以及双精度和双单精度指数处理单元，本发明中浮点乘法器的双单精度复用了双精度的数据通路进行计算，包括基2的波茨编码器，乘法树的压缩，106比特加法器以及106比特双精度舍入规格化单元。在增加尽量少硬件的情况下，单精度乘法指令执行速度达到普通浮点乘法器的2倍，每拍可得到两个单精度浮点乘法结果，或者一个双精度乘法的结果。
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公开(公告)号：CN1306395C
公开(公告)日：2007-03-21
申请号：CN200410039460.1
申请日：2004-02-13
Applicant: 中国科学院计算技术研究所
IPC: G06F9/38
Abstract: 本发明公开了一种MIPS指令集的处理器扩展指令及其编码方法和部件。该扩展指令编码成MIPS指令集中浮点指令的格式，该格式中包括一格式域；所述扩展指令的格式域取值为现有的MIPS指令集中的浮点指令的格式域的保留值。该扩展指令的执行部件为一种功能增强的浮点部件，包括数据通路、输入寄存器、输出寄存器和执行浮点操作的浮点指令执行模块，还包括一个与所述浮点指令执行模块并联的扩展指令执行模块，一个判断指令是浮点指令还是扩展指令的选择模块。本发明在指令扩展时避免了引入新的指令格式而增加指令译码的复杂度，扩展指令复用原有的浮点指令的数据通路以及寄存器资源，避免了芯片复杂度的扩大，大大节省了芯片的面积。
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公开(公告)号：CN1831753A
公开(公告)日：2006-09-13
申请号：CN200510053606.2
申请日：2005-03-08
Applicant: 中国科学院计算技术研究所
IPC: G06F7/52
Abstract: 本发明涉及一种浮点乘法器及其兼容双精度和双单精度计算的方法，包括双单精度连续编码填充单元，第一选择器，基2的波茨编码器，13∶2的压缩树，14∶2的压缩树，48比特加法器，4∶2的压缩复合树，第二选择器，106比特加法器，48比特单精度舍入和规格化单元，106比特双精度舍入和规格化单元以及双精度和双单精度指数处理单元，本发明中浮点乘法器的双单精度复用了双精度的数据通路进行计算，包括基的波茨编码器，乘法树的压缩，106比特加法器以及106比特双精度舍入规格化单元。在增加尽量少硬件的情况下，单精度乘法指令执行速度达到普通浮点乘法器的2倍，每拍可得到两个单精度浮点乘法结果，或者一个双精度乘法的结果。
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