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公开(公告)号：CN113054975A
公开(公告)日：2021-06-29
申请号：CN202110349747.8
申请日：2021-03-31
Applicant: 中国科学院微电子研究所
IPC: H03K17/687
Abstract: 本发明涉及功率开关技术领域，具体涉及一种低侧功率开关集成模组和驱动芯片。该低侧功率开关集成模组包括：SenseFET电流采样电路，用于获取功率开关管的通路电流对应的采样电流；限流保护电路，用于在采样电流超过阈值电流时，拉低功率开关管的栅极电压，减小功率开关管的通路电流；SenseFET电压采样电路，用于获取功率开关管的漏极电压对应的采样电压；短路保护电路，用于在采样电压超过阈值电压时，关断功率开关管，并关断整个电路。本发明基于SenseFET实现电流和电压的采样，能够提高采样电流和采样电压的采样精度，同时减少采样过程对功率开关管输出功率的影响，提高了低侧功率开关集成模组的可靠性。
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公开(公告)号：CN112860002A
公开(公告)日：2021-05-28
申请号：CN202110093412.4
申请日：2021-01-21
Applicant: 中国科学院微电子研究所
IPC: G05F3/26
Abstract: 本发明涉及一种瞬时响应线性稳压器，属于集成电路设计技术领域，解决了现有技术中线性稳压器功耗高、输出端电压稳定性差和响应不及时的问题。稳压器包括误差放大器、功率开关管、电压调节电路、瞬时响应电路和稳定环路；误差放大器，用于对接收的基准电压和采样电压的差值进行增益放大，得到增益放大后的差值电压；以及，用于根据接收的采样电压的变化输出反馈电压至瞬时响应电路；功率开关管，用于根据增益放大后的差值电压调节负载电流，根据负载电流输出线性稳压器的输出电压；瞬时响应电路，根据反馈电压和采样电压控制瞬时响应电路是否与功率开关管形成充放电回路，以使功率开关管的负载电流瞬时响应线性稳压器的输出电压的变化。
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公开(公告)号：CN109935581B
公开(公告)日：2021-04-13
申请号：CN201910138042.4
申请日：2019-02-25
Applicant: 中国科学院微电子研究所
IPC: H01L27/02 , H01L21/762
Abstract: 本发明尤其涉及双向可控硅静电放电保护结构及SOI结构：在P衬底内设置有第一N型掺杂区、P型掺杂区和第二N型掺杂区；在第一N型掺杂区内设置有第一P型重掺杂区、第一N型重掺杂区和第二N型重掺杂区，且，第二N型重掺杂区位于第一N型掺杂区和P型掺杂区的交界处；在第二N型掺杂区内从左到右依次设置有第三N型重掺杂区、第四N型重掺杂区和第二P型重掺杂区，第三N型重掺杂区位于P型掺杂区和第二N型掺杂区的交界处；栅氧化层覆盖在P型掺杂区的表面且位于第二N型重掺杂区和第三N型重掺杂区之间；第一引出电极的一端分别与第一P型重掺杂区和第一N型重掺杂区连接，第二引出电极的一端分别与第四N型重掺杂区和第二P型重掺杂区连接。
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公开(公告)号：CN112398080A
公开(公告)日：2021-02-23
申请号：CN202011127238.2
申请日：2020-10-20
Applicant: 中国科学院微电子研究所
Abstract: 本发明属于过流保护技术领域，公开了一种过流保护装置，包括：电流源、带隙结构电路、采样电路以及输出电路；带隙结构电路包括：第六、第七MOS管、第一、第二三极管、第一、第二以及第三电阻；第六、第七MOS管的源极分别连接VDD，第六、第七MOS管的栅极相连并连接电流源，第六MOS管的漏极连接第一三极管的集电极，第七MOS管的漏极通过第二电阻连接第二三极管的集电极；第一三极管的基极与集电极相连，第一三极管的发射极通过第一电阻接地，第二三极管的基极与第一三极管的基极相连，第二三极管的发射极通过第三电阻接地；采样电路与第二三极管的发射极相连；输出电路与第二三极管的集电极相连。本发明提供的过流保护装置具备低温漂，高精度的特性。
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公开(公告)号：CN108039362B
公开(公告)日：2021-01-12
申请号：CN201710875851.4
申请日：2017-09-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/10 , H01L29/423 , H01L29/78
Abstract: 本发明公开了一种晶体管、钳位电路及集成电路，晶体管包括：衬底、氧化物层、硅层；源区和漏区之间为沟道区，其中，源区和漏区均为第一掺杂类型的重掺杂；沟道区上设置有多晶硅栅极；栅极沿第一方向依次分为第一段区域、第二段区域和第三段区域，其中，第一方向为源区至漏区的方向，其中，第一段区域为第二掺杂类型的重掺杂，第二段区域均为非掺杂多晶硅，第三段区域为所述第一掺杂类型的重掺杂，第一掺杂类型与第二掺杂类型不相同。本发明提供的器件和电路，用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。
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Patent Agency Ranking
公开(公告)号：CN108122990B
公开(公告)日：2020-07-17
申请号：CN201711433356.4
申请日：2017-12-26
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L23/552
Abstract: 本申请提供的一种增强抗单粒子能力加固的槽型栅功率器件，涉及半导体器件领域，包括：N+源极接触，所述N+源极接触为深槽结构；Pwell区域，所述Pwell区域位于所述N+源极的下方；N漂移区，所述N漂移区位于所述Pwell区域的下方；其中，所述N+源极、Pwell区域、N漂移区构成寄生NPN晶体管结构；其中，所述器件还包括：N型空穴阻挡层，所述N型空穴阻挡层设置在所述N+源极的下方，阻挡空穴载流子流动。解决了现有技术中改善抗单粒子能力的方法存在应用局限性较大，并且工艺实施困难的技术问题，达到了改善传统结构的空穴流动路径，大幅度减少在寄生电阻区域流过的空穴电流，从而有效的压制了寄生晶体管的开启，增强了器件抗单粒子能力的可靠性的技术效果。
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公开(公告)号：CN111129006A
公开(公告)日：2020-05-08
申请号：CN202010068010.4
申请日：2020-01-20
Applicant: 中国科学院微电子研究所
IPC: H01L27/02
Abstract: 本发明涉及一种用于SOI智能功率集成电路的双向低触发电压的ESD保护结构，包括：可控硅结构和双向辅助触发电路；可控硅结构包括：SOI衬底上设置的第二三极管以及第一三极管和第三三极管，双向辅助触发电路包括：第一、第二RC串联电路、第一、第二二极管，以及在SOI衬底一端设置第一NMOS管，另一端设置第二NMOS管；第一RC串联电路一端连接第一端口、另一端串联第一NMOS管、第一二极管，第一二极管连接第二三极管的基极，第一端口连接第三三极管的发射极和基极；第二RC串联电路一端连接第二端口、另一端串联第二NMOS管、第二二极管，第二二极管连接第二三极管的基极，第二端口连接第一三极管的发射极和基极，降低SCR结构的触发电压，保护内部电路。
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公开(公告)号：CN109935581A
公开(公告)日：2019-06-25
申请号：CN201910138042.4
申请日：2019-02-25
Applicant: 中国科学院微电子研究所
IPC: H01L27/02 , H01L21/762
Abstract: 本发明尤其涉及双向可控硅静电放电保护结构及SOI结构：在P衬底内设置有第一N型掺杂区、P型掺杂区和第二N型掺杂区；在第一N型掺杂区内设置有第一P型重掺杂区、第一N型重掺杂区和第二N型重掺杂区，且，第二N型重掺杂区位于第一N型掺杂区和P型掺杂区的交界处；在第二N型掺杂区内从左到右依次设置有第三N型重掺杂区、第四N型重掺杂区和第二P型重掺杂区，第三N型重掺杂区位于P型掺杂区和第二N型掺杂区的交界处；栅氧化层覆盖在P型掺杂区的表面且位于第二N型重掺杂区和第三N型重掺杂区之间；第一引出电极的一端分别与第一P型重掺杂区和第一N型重掺杂区连接，第二引出电极的一端分别与第四N型重掺杂区和第二P型重掺杂区连接。
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公开(公告)号：CN108807523A
公开(公告)日：2018-11-13
申请号：CN201810582460.8
申请日：2018-06-07
Applicant: 中国科学院微电子研究所
IPC: H01L29/739 , H01L21/331 , H01L29/06
CPC classification number: H01L29/7391 , H01L29/0653 , H01L29/66356
Abstract: 本发明公开了一种P型隧穿场效应晶体管及其制作方法，该晶体管包括：半导体衬底；沟道区，形成于所述半导体衬底上；N型源区，形成于所述半导体衬底上，位于所述沟道区的第一侧，所述N型源区具有N+型掺杂；P型漏区，形成于所述半导体衬底上，位于所述沟道区中与所述第一侧相对的第二侧，所述P型漏区具有P+型掺杂；栅极，设置在所述沟道区的第三侧，所述栅极与所述沟道区间设置有栅氧层；隔离区，设置在所述沟道区与所述P型漏区间的漏体结所在区域处，所述隔离区填充有预设隔离氧化物，所述隔离区与所述栅氧层交叠，所述隔离区用于隔离所述P型漏区与所述沟道区间的电子，避免在所述漏体结所在区域处发生隧穿。
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公开(公告)号：CN108122964A
公开(公告)日：2018-06-05
申请号：CN201711415532.1
申请日：2017-12-22
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/423 , H01L29/739
Abstract: 本申请提供的一种绝缘栅双极晶体管，涉及半导体器件领域，包括：N+发射极，Pwell区域，其中所述Pwell区域中设置有第一槽栅和第二槽栅；N漂移区；载流子存储层；P注入层；无圆胞区域，所述无圆胞区域中设置有局部栅极变窄偏置结构，其中，局部栅极变窄偏置结构包括：第一栅极，所述第一栅极在底部形成横向增宽的结构，且增宽方向朝向第二栅极；第二栅极，所述第二栅极在底部形成横向增宽的结构，且所述增宽方向朝向所述第一栅极。解决了现有技术中的绝缘栅双极晶体管载流子存储层技术浓度提高后，导致绝缘栅双极晶体管耐压降低的技术问题，达到了在大幅度降低导通压降同时，能够维持原有的耐压能力，从而全面提升器件的各项参数能力的技术效果。
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