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公开(公告)号：CN111883532A
公开(公告)日：2020-11-03
申请号：CN202010597559.2
申请日：2020-06-28
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L23/60
Abstract: 本公开提供一种半导体结构、其制作方法、半导体存储器及电子设备。本公开的半导体结构包括：半导体衬底，包括第一有源区和第二有源区，在所述第一有源区具有栅极沟槽；第一栅极结构，填充于所述第一有源区的栅极沟槽中；第二栅极结构，形成于所述第二有源区之上。该半导体结构，将字线交错形成在半导体衬底的上方和下方，字线间的物理距离拉远，减小了相邻字线间的电磁干涉。
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公开(公告)号：CN111785719A
公开(公告)日：2020-10-16
申请号：CN202010490689.6
申请日：2020-06-02
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本公开提供一种半导体存储器、其制作方法及一种电子设备。本公开的半导体存储器包括：位线层，具有至少一条位线；有源层，位于所述位线层上方并且包括至少两个有源区，所述两个有源区在位线层所在水平面的投影在同一条位线上；贴着有源区的侧壁形成的栅堆叠；以及，存储层，位于所述有源层上方并且包括至少两个存储区。该半导体存储器通过垂直地将位线所在层和存储区分离到有源区的上/下，使上/下分离的两个层和连接中间有源区的接触不在同一平面上，确保了平面上的工艺裕度，从而可以改善半导体存储器设计层面的限制，提升半导体存储器的性能。
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公开(公告)号：CN111710607A
公开(公告)日：2020-09-25
申请号：CN202010588746.4
申请日：2020-06-24
Applicant: 中国科学院微电子研究所
Abstract: 本申请实施例提供了一种半导体器件及其制造方法，提供衬底，衬底表面绝缘，在衬底上可以形成碳基膜层及其上的栅介质层，碳基膜层的两端为源漏区，中部为栅极区，在栅介质层上的栅极区形成栅结构层以及栅结构层侧壁的侧墙，去除源漏区的栅介质层。碳基膜层可以作为沟道层，具有较高的电子迁移率，且其厚度不受摩尔定律的限制，因此可以在较小的尺寸的条件下实现较高的器件性能。
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公开(公告)号：CN111341909A
公开(公告)日：2020-06-26
申请号：CN202010082910.4
申请日：2020-02-07
Applicant: 中国科学院微电子研究所
IPC: H01L45/00
Abstract: 本发明公开一种存储器件及其制作方法、存储器及电子设备，涉及非易失性存储器件技术领域，以便于存储器件与CMOS后段工艺兼容，提高存储器件性能。所述存储器件包括形成在衬底上的阻变元件。阻变元件包括底电极，顶电极，以及位于底电极和顶电极之间的阻变层，底电极、阻变层和顶电极所含有的材料均为钽材料。所述存储器件的制作方法用于制作所述存储器件。本发明提供的存储器件用于电子设备中。
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公开(公告)号：CN111081867A
公开(公告)日：2020-04-28
申请号：CN201911302838.5
申请日：2019-12-17
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开了一种STT-MRAM存储器单元及其制备方法，属于微电子制造技术领域，解决现有技术中磁性隧道结TMR(隧穿磁阻)低、MTJ刻蚀过程对STT-MRAM的TMR性能影响大的问题。本发明的STT-MRAM存储器单元，其特征在于，包括底电极层、MTJ和顶电极层，所述MTJ包括钉扎层、隧穿层和自由层，所述顶电极层和自由层的侧面沉积有MgO薄膜。本发明制备的MTJ的TMR大于等于150％。
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Patent Agency Ranking
公开(公告)号：CN111009462A
公开(公告)日：2020-04-14
申请号：CN201911302722.1
申请日：2019-12-17
Applicant: 中国科学院微电子研究所
IPC: H01L21/033 , H01L43/12
Abstract: 本发明公开了一种钽掩模的制备方法，属于微电子制造技术领域，解决了现有技术中制备65nm或更小尺寸的MTJ单元需要配合较薄的钽硬掩模层，但钽膜层需要有足够的厚度来完成MTJ的完全刻蚀的矛盾，以及实际MTJ尺寸大于光刻尺寸的问题。一种钽掩模的制备方法，包括以下步骤：步骤1.在基体上依次形成钽掩模、SOC和SOG；步骤2.将图案通过光刻工艺转移到SOG的顶部；步骤3.刻蚀SOG；步骤4.刻蚀SOC；步骤5.去除SOG；步骤6.利用SOC做掩模刻蚀钽掩模。本发明满足小尺寸MTJ单元的制备。
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公开(公告)号：CN106374019B
公开(公告)日：2018-10-09
申请号：CN201610798788.4
申请日：2016-08-31
Applicant: 中国科学院微电子研究所
Abstract: 本发明公开一种集成纳米结构的MEMS红外光源及其制备方法。所述集成纳米结构的MEMS红外光源包括承载衬底、支撑层、隔离层、图形化金属电极以及纳米材料辐射层；所述纳米材料辐射层覆盖在图形化金属电极上；所述图形化金属电极设于隔离层上方；所述隔离层设于支撑层上方；所述纳米材料辐射层、图形化电极、隔离层、支撑层均悬浮于所述承载衬底上。本发明可以大幅减少热传导通路，降低热质量，提高红外光源的性能；并且避免后续干法释放对结构的损坏，提高了结构稳定性。
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公开(公告)号：CN118782472A
公开(公告)日：2024-10-15
申请号：CN202410860179.1
申请日：2024-06-28
Applicant: 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/78 , H01L29/167 , H01L29/15 , B82Y10/00 , B82Y30/00 , B82Y40/00
Abstract: 本发明涉及半导体技术领域，尤其是涉及一种环栅堆叠纳米器件及其制备方法，包括以下步骤：在提供的衬底上交替生长牺牲层和沟道层，将沟道层和牺牲层刻蚀成多个周期分布的鳍片，并在相邻两个鳍片之间形成浅槽隔离区；在露出的鳍片表面形成假栅结构；在假栅结构的两侧形成侧墙；对鳍片进行源/漏刻蚀，刻蚀停止于所述衬底的表面，在侧墙两侧形成用于制备源/漏极的源/漏区；沿源/漏区的中心方向刻蚀掉所述牺牲层的边缘部分，形成内嵌的凹槽；对侧墙下方鳍片的侧壁进行选择性Si外延，并使鳍片与侧墙对齐；外延生长源/漏极。本发明简化了环栅堆叠纳米器件的整体集成流程，同时提高了源区和漏区的形成质量，提升了环栅晶体管的工作性能。
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公开(公告)号：CN118401011A
公开(公告)日：2024-07-26
申请号：CN202410032913.5
申请日：2024-01-09
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H10B61/00 , H10N50/20 , H10N50/10 , H10N50/01 , H10N52/00 , H10N52/01 , C23C14/34 , C23C14/16 , C23C14/02
Abstract: 本发明涉及微电子制造技术领域，尤其是涉及一种SOT‑MRAM存储器单元及其制备方法，包括自下而上依次设置的底电极层、磁隧道结、反铁磁层和顶电极层，所述磁隧道结包括自由层、隧穿层和钉扎层，其中，所述底电极层为W金属层和Ta金属层呈奇数设置的叠层结构。本发明的底电极层为奇数层叠层结构，研究表明，其具有较高的自旋霍尔角和较低的电阻，电流与自旋流之间的转化效率较高，产生的垂直于电流方向的自旋流较高，使得自旋轨道耦合层能够更快地翻转磁性自由层的磁化方向，提高读取速度。因此，在上述各层级结构的相互作用下，本发明的SOT‑MRAM存储器单元隧道结TMR均值可达100％以上。
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公开(公告)号：CN114093943B
公开(公告)日：2024-06-14
申请号：CN202010857806.8
申请日：2020-08-24
Applicant: 中国科学院微电子研究所 , 真芯(北京)半导体有限责任公司
IPC: H01L29/78 , H01L29/06 , H01L29/08 , H01L21/336
Abstract: 本发明公开一种半导体器件及其制造方法，涉及半导体制造技术领域，以解决在去除位于沟道区之间、以及沟道区与半导体衬底之间的牺牲层的过程中，损伤到源/漏区，降低半导体器件性能的技术问题。所述半导体器件包括：半导体衬底、有源区、栅堆叠和侧墙。有源区位于半导体衬底上，有源区包括沟道区、以及位于沟道区两侧的源/漏区。至少位于沟道区的侧壁的栅堆叠，以及位于栅堆叠两侧的侧墙。其中，沿着远离沟道区中心的方向，源/漏区的材料与沟道区的材料之间的刻蚀选择比逐渐增大。本发明还提供了一种半导体器件的制造方法。
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