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公开(公告)号：CN118626288A
公开(公告)日：2024-09-10
申请号：CN202410690592.8
申请日：2024-05-30
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于共享缓存的TSN多队列管理系统和方法，系统包括数据共享缓存模块和若干个队列缓存管理模块；数据共享缓存模块用于缓存所有数据；数据共享缓存模块与若干个队列缓存管理模块之间进行交互连接；数据共享缓存模块将缓存数据的标志信息传输到对应队列缓存管理模块中进行队列管理调度，队列调度完成后访问数据共享缓存模块得到完整的数据；队列缓存管理模块在数据信息到达队列时，根据数据类型决定队列号，并通过自由指针取出一个闲置地址分配给该队列，在完成数据的发送后，会将占用地址进行释放，回归为自由地址。本发明适用于支持TSN协议设备的端口队列控制中。
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公开(公告)号：CN118540035A
公开(公告)日：2024-08-23
申请号：CN202410762763.3
申请日：2024-06-13
Applicant: 西安微电子技术研究所
IPC: H04L1/22
Abstract: 本发明涉及了数据通信技术领域，具体涉及了基于TTE网络的BE数据接收设备、方法、系统及装置。BE数据去冗余模块，所述BE数据去冗余模块用于将接收到的冗余BE数据，基于BE的帧数据中的冗余标志RTC字段，通过帧序号的回滚机制进行BE数据的去冗余处理，将去冗余后的BE数据发送至该站点的应用层，实现TTE网络中的数据通信；该系统能够实现双方数据通信的稳定性和可靠性。
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公开(公告)号：CN118487693A
公开(公告)日：2024-08-13
申请号：CN202410691524.3
申请日：2024-05-30
Applicant: 西安微电子技术研究所
IPC: H04J3/06 , H04L43/08 , H04L43/0852
Abstract: 本发明公开了一种802.1AS的同步高效收敛方法及系统，在IEEE802.1AS协议基础上，针对在链路测量过程中存在时钟纠正导致链路测量出错，引发同步震荡的问题提出解决方案。IEEE802.1AS协议定义了中设备分为主时钟设备和从时钟设备，主时钟设备定期产生主时钟信息，从时钟设备接收到主时钟信息后，一方面调整自身时钟，另一方面向其他节点传递修正后的主时钟信息，从而达到全网同步的功能。改进后的同步过程对时钟的修正导致时钟的暂态离散变化不会影响链路测量结果，会加速整网的同步收敛。因此，本发明提出的收敛方法在链路测量或同步报文转发过程中进行时钟纠正，不会导致网络中的时钟同步状态发生波动，避免震荡。
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公开(公告)号：CN109525511B
公开(公告)日：2022-04-01
申请号：CN201811319961.3
申请日：2018-11-07
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于速率匹配的万兆以太网PCS系统及控制方法，包括以异步FIFO为核心的变速箱，通过异步FIFO隔离变速箱两端的时钟域，并且通过时钟调整，使得发送数据时，发送FIFO写端的速度大于发送FIFO读端的速度，发送FIFO不会出现空状况；接收数据时，接收FIFO读端的速度大于接收FIFO写端的速度，接收FIFO不会出现满状况。本发明中的变速箱能够在时钟存在抖动和漂移的情况下，自动调整MAC端的数据速率，确保数据码的连续性和正确性；本发明中异步FIFO的写控制和读控制策略适用于跨时钟域情况下的连续数据读写。
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公开(公告)号：CN114051004A
公开(公告)日：2022-02-15
申请号：CN202111264711.6
申请日：2021-10-28
Applicant: 西安微电子技术研究所
IPC: H04L47/22 , H04L47/27 , H04L47/283
Abstract: 本发明公开了一种基于虚链路接收时刻点的低开销时槽管理系统及管理方法，属于时间触发通信领域，旨在解决现有技术中在发送时刻点到达之前，又接收到数据，需要另外开启接收窗口，复杂度高，资源消耗大的缺陷性技术问题。本发明采用RAM存储虚链路时间参数，支持的虚链路数目与RAM容量有关，可根据应用需求选择满足要求的RAM对虚链路时间参数提前配置存储，接收到时间触发数据时，才进行时槽计算和管理，相对于实时计算时槽管理方法，复杂度低，逻辑资源开销低，支持虚链路数目多；另外采用RAM存储虚链路时间参数，并基于虚链路ID进行索引，且通过不同端口对时间参数的配置和读取，访问速度快，避免访问冲突，降低了访问开销，增加了可靠性。
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Patent Agency Ranking
公开(公告)号：CN110120856B
公开(公告)日：2021-07-23
申请号：CN201910355524.5
申请日：2019-04-29
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种多类型测试序列的测试向量生成和检测系统及方法，包括测试向量生成单元和测试向量检测单元；测试向量生成单元包括测试向量控制单元和测试序列发生单元；测试向量控制单元用于完成测试模式的选择与切换，以及滤波器的初值配置；测试向量检测单元，用于接收PRBS31、Pattern1和Pattern2三种测试序列，对接收端获得的数据进行解扰，比较接收到的测试向量是否为正确的伪随机序列，并记录错误次数进行反馈。本发明中的PCS子层测试向量管理方法稳定适用于常用高速以太网通信控制器；本发明可以工作在方波、PRBS9、PRBS31、Pattern1和Pattern2五种测试序列模式下，应用范围广，可以满足不同以太网链路测试平台的要求。
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公开(公告)号：CN109471816B
公开(公告)日：2021-07-06
申请号：CN201811314380.0
申请日：2018-11-06
Applicant: 西安微电子技术研究所
Abstract: 本发明提供一种基于描述符的PCIE总线DMA控制器及数据传输控制方法，包括：TLP发送引擎、TLP接收引擎、接口访问控制模块、DMA传输控制模块、描述符访问控制模块、多DMA通道控制模块、控制状态寄存器、DMA通道缓存。本发明设计的DMA控制器的DMA传输过程完全由描述符控制实现，提高数据带宽和传输效率；DMA数据传输可配置多个DMA通道，且每个DMA通道的优先级、传输触发阈值和超时时间均可编程，能够保证数据传输按照高低优先级传输的同时，保证特定通道的数据传输实时性；所有DMA通道的上传/下发数据缓存可实现动态管理，实现多通道DMA并发传输，保证DMA传输带宽使用效率。
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公开(公告)号：CN109831434B
公开(公告)日：2021-03-02
申请号：CN201910098000.2
申请日：2019-01-31
Applicant: 西安微电子技术研究所
Abstract: 本发明公开了一种基于自定义交换策略的多协议通信交换控制器，包括全局多路总线选通控制模块，将1路wishbone总线接口转换成n路wishbone总线接口，n路wishbone总线接口分别与全局寄存器控制模块和n‑1个交换端口控制模块连接；全局寄存器控制模块，与全局多路总线选通控制模块连接，用于配置该控制器的全局寄存器；交换端口控制模块，进行五种通信协议控制器的切换，对端节点数据帧和端节点状态帧的过滤、接收和转发，对交换机状态帧的产生、发送、过滤和接收，还包括对上述三种帧的发送仲裁控制。通过设置五种通讯协议，实现了五种通信协议的自定义交换策略。
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公开(公告)号：CN111697949A
公开(公告)日：2020-09-22
申请号：CN202010568546.2
申请日：2020-06-19
Applicant: 西安微电子技术研究所
IPC: H03K5/125
Abstract: 本发明公开了一种面向多元信号产生和检测的控制系统及控制方法，系统包括总线接口模块，所述总线接口模块上双向连接有2～3个控制模块，所述每个控制模块用于完成32路可配置输入信号和输出信号的控制；所述控制模块包括寄存器控制模块、输入信号滤波模块、方波和脉冲产生控制模块以及方波和脉冲检测控制模块，所述寄存器控制模块与总线接口模块、输入信号滤波模块以及方波和脉冲产生控制模块双向连接；所述输入信号滤波模块和方波和脉冲检测控制模块双向连接；本发明设置2-3组控制模块，分别控制完成一组32路可配置输入、输出信号的控制，通过参数配置的方式实现至少64路输入信号检测和64路输出信号产生的功能。
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公开(公告)号：CN107220200A
公开(公告)日：2017-09-29
申请号：CN201710453925.5
申请日：2017-06-15
Applicant: 西安微电子技术研究所
IPC: G06F13/30
Abstract: 一种基于动态优先级的时间触发以太网数据管理系统及方法，管理系统包括用于通过系统总线与上层用户数据存储区域进行块数据传输的DMA控制器，DMA控制器分别通过DMA读数据缓存模块、DMA写数据缓存模块连接DMA访问控制模块；所述的DMA访问控制模块分别连接TT发送数据缓存模块、RC发送数据缓存模块、BE发送数据缓存模块、TT接收数据缓存模块、RC接收数据缓存模块以及BE接收数据缓存模块；用于存储终端配置信息的控制/状态寄存器经过优先级仲裁模块向DMA访问控制模块发送指令，并将数据通信过程中的状态返回给主机。本发明对总线申请进行动态调配，降低了总线资源浪费，提升了总线利用率，数据传输速率较高。
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