公开(公告)号：CN112951921A

公开(公告)日：2021-06-11

申请号：CN202110231745.9

申请日：2015-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/423 ,  H01L21/28

Abstract: 本发明提供一种制造FinFET的方法，方法包括在衬底上形成鳍结构。鳍结构包括上层，并且从隔离绝缘层暴露上层的一部分。在鳍结构的一部分上方形成栅极结构。在栅极结构和未被栅极结构覆盖的鳍结构上方形成非晶层。通过对非晶层进行部分地再结晶，在未被栅极结构覆盖的鳍结构上方形成再结晶层。去除未再结晶的剩余的非晶层。在再结晶层上方形成源极和漏极电极层。本发明还提供一种半导体器件。

公开(公告)号：CN110620142A

公开(公告)日：2019-12-27

申请号：CN201910831930.4

申请日：2014-02-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  林正堂 ,  江国诚 ,  卡洛斯·H.·迪亚兹

IPC: H01L29/08 ,  H01L29/78 ,  H01L21/336

Abstract: 本发明提供了一种纳米线场效应晶体管(FET)器件以及用于形成纳米线FET器件的方法。形成包括源极区和漏极区的纳米线FET。纳米线FET还包括连接源极区和漏极区的纳米线。在源极区上形成源极硅化物，并且在漏极区上形成漏极硅化物。源极硅化物由第一材料组成，该第一材料不同于漏极硅化物包括的第二材料。本发明提供了源极和漏极上具有不同硅化物的纳米线MOSFET。

公开(公告)号：CN106601742B

公开(公告)日：2019-09-24

申请号：CN201610719405.X

申请日：2016-08-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鹏 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  让-皮埃尔·科林格

IPC: H01L27/11 ,  G11C11/413

Abstract: 提供了一种静态随机存取存储器(SRAM)。SRAM包括多个位单元。每个位单元包括第一反相器、与第一反相器交叉连接的第二反相器、连接在第一反相器和位线之间的第一传输门晶体管和连接在第二反相器和互补位线之间的第二传输门晶体管。位单元分成多个顶部层单元和多个底部层单元，并且底部层单元的每个设置在单独的顶部层单元下面。顶部层单元的第一反相器设置在衬底内的对应的底部层单元的第二反相器上，并且顶部层单元的第二反相器设置在衬底内的对应的底部层单元的第一反相器上。本发明实施例涉及具有堆叠的位单元的静态随机存取存储器。

公开(公告)号：CN105977255B

公开(公告)日：2019-04-26

申请号：CN201510724065.5

申请日：2015-10-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹 ,  杨育佳

IPC: H01L27/092 ,  H01L29/24 ,  H01L21/8238

Abstract: 本发明描述了器件和形成这样的器件的方法，器件具有当为块状时是半金属但是在器件中是半导体的材料。示例性结构包括衬底、第一源极/漏极接触区、沟道结构、栅极电介质、栅电极和第二源极/漏极接触区。衬底具有上表面。沟道结构连接至第一源极/漏极接触区并且位于第一源极/漏极接触区上方，并且沟道结构位于衬底的上表面上方。沟道结构具有在第一源极/漏极接触区之上延伸的侧壁。沟道结构包括含铋半导体材料。栅极电介质为沿着沟道结构的侧壁。栅电极为沿着栅极电介质。第二源极/漏极接触区连接至沟道结构并且位于沟道结构上方。本发明涉及具有为块状半金属的半导体材料的器件及其形成方法。

公开(公告)号：CN105470303B

公开(公告)日：2018-07-17

申请号：CN201510565924.0

申请日：2015-09-08

Applicant: 台湾积体电路制造股份有限公司

Inventor： 卡洛斯·H·迪亚兹 ,  让-皮埃尔·科林格

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L29/78696 ,  H01L29/0657 ,  H01L29/1033 ,  H01L29/42392 ,  H01L29/51 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/78603 ,  H01L29/78642 ,  H01L29/78681

Abstract: 本发明公开了具有复合结构的半导体器件，该半导体器件包括沟道结构，该沟道结构具有：内芯杆，基本沿着半导体器件的沟道方向延伸；和外部套管层，设置在内芯杆上。内芯杆机械支撑半导体器件的沟道长度上的套管构件。本发明的实施例还涉及半导体器件的沟道结构。

公开(公告)号：CN105097820B

公开(公告)日：2018-05-25

申请号：CN201510249902.3

申请日：2015-05-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  郭大鹏 ,  卡洛斯·H.·迪亚兹

IPC: H01L27/11582 ,  H01L27/11519 ,  H01L27/11556 ,  H01L27/11521 ,  H01L27/11565 ,  H01L29/792 ,  H01L29/788

CPC classification number: H01L29/7889 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11582 ,  H01L29/0676 ,  H01L29/401 ,  H01L29/42324 ,  H01L29/42376 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/775 ,  H01L29/7883 ,  H01L29/7926

Abstract: 本发明提供了存储器件及其制造方法。器件包括衬底上方的纳米线，其中纳米线包括：第一漏极/源极区，位于衬底上方；沟道区，位于第一漏极/源极区上方；第二漏极/源极区，位于沟道区上方；高k介电层和控制栅极层，围绕沟道区的下部；以及隧穿层和环形浮置栅极层，围绕沟道区的上部。

公开(公告)号：CN106206706A

公开(公告)日：2016-12-07

申请号：CN201510252854.3

申请日：2015-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H.·迪亚兹

IPC: H01L29/775 ,  H01L29/165 ,  H01L21/335 ,  B82Y10/00

Abstract: 根据另一实施例，提供了形成晶体管的方法。该方法包括以下操作：提供衬底；在衬底上方提供源极；提供连接至源极的沟道；提供连接至沟道的漏极；提供邻近沟道的栅极绝缘体；提供邻近栅极绝缘体的栅极；在源极和栅极之间提供第一层间电介质；以及在漏极和栅极之间提供第二层间电介质，其中，形成的源极、漏极和沟道中的至少一个包括约20％至95％原子百分比的Sn。本发明涉及形成晶体管的方法。

公开(公告)号：CN106158867A

公开(公告)日：2016-11-23

申请号：CN201510736354.7

申请日：2015-11-03

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  卡洛斯·H·迪亚兹 ,  郭大鹏

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/1104 ,  H01L21/02595 ,  H01L21/26513 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823871 ,  H01L21/823885 ,  H01L23/5226 ,  H01L27/0688 ,  H01L27/1108 ,  H01L29/04 ,  H01L29/0676 ,  H01L29/41741 ,  H01L29/45 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827 ,  H01L27/1116

Abstract: 本发明提供了半导体器件及其制造方法。SRAM单元包括堆叠在第一垂直下拉晶体管上方的第一垂直上拉晶体管，并且堆叠在第二垂直下拉晶体管上方的第二垂直上拉晶体管。第一垂直上拉晶体管和第一垂直下拉晶体管的栅极通过第一通孔连接，同时所述第二垂直上拉晶体管和所述第二垂直下拉晶体管的栅极通过第二通孔连接。第一垂直上拉晶体管和第一垂直传输栅极晶体管的漏极通过第一导电迹线连接，而所述第二垂直上拉晶体管和所述第二垂直传输栅极晶体管的漏极通过第二导电迹线连接。第一垂直上拉晶体管的栅极通过第三通孔连接至第二导电迹线，而所述第二垂直上拉晶体管的栅极通过第四通孔连接至第一导电迹线。

公开(公告)号：CN105810681A

公开(公告)日：2016-07-27

申请号：CN201610018400.4

申请日：2016-01-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郭大鵬 ,  卡洛斯·H·迪亚兹 ,  王志豪 ,  让-皮埃尔·科林格

IPC: H01L27/092 ,  H01L27/12 ,  H01L29/423 ,  H01L29/08

CPC classification number: H01L21/8221 ,  H01L21/823425 ,  H01L21/823487 ,  H01L21/823885 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/0688 ,  H01L27/088 ,  H01L27/092 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/4238 ,  H01L29/6653 ,  H01L29/66666 ,  H01L29/7827 ,  H01L27/1203 ,  H01L29/42356

Abstract: 本发明描述了堆叠器件和通过堆叠器件形成的电路。根据一些实施例，半导体柱从衬底垂直延伸。第一源极/漏极区域在半导体柱中。第一栅电极层横向环绕半导体柱并且垂直位于第一源极/漏极区域上方。第一栅极介电层夹置在第一栅电极层和半导体柱之间。第二源极/漏极区域在半导体柱中并且垂直位于第一栅电极层上方。第二源极/漏极区域连接至电源节点。第二栅电极层横向环绕半导体柱并且垂直位于第二源极/漏极区域上方。第二栅极介电层夹置在第二栅电极层和半导体柱之间。第三源极/漏极区域在半导体柱中并且垂直位于第二栅电极层上方。

公开(公告)号：CN105322015A

公开(公告)日：2016-02-10

申请号：CN201510025708.7

申请日：2015-01-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 让-皮埃尔·科林格 ,  郭大鹏 ,  卡洛斯·H.·迪亚兹

IPC: H01L29/78 ,  H01L29/423 ,  H01L29/49 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/42392 ,  H01L21/26586 ,  H01L21/28088 ,  H01L21/28114 ,  H01L21/28273 ,  H01L27/1214 ,  H01L29/0676 ,  H01L29/42324 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/66742 ,  H01L29/66825 ,  H01L29/78642 ,  H01L29/788 ,  H01L29/7881 ,  H01L29/7889

Abstract: 一种装置包括具有沟道区的纳米线、围绕沟道区的下部的栅极结构，其中，栅极结构包括具有垂直部分和水平部分的第一介电层、位于第一介电层上方并且包括垂直部分和水平部分的第一功函金属层以及位于第一功函金属层上方的低电阻率金属层，其中，低电阻率金属层的边缘和第一功函金属层的垂直部分的边缘通过介电区分隔开，并且低电阻率金属层通过第一功函金属层的水平部分电连接至第一功函金属层的垂直部分。本发明涉及栅极结构及其制造方法。