SRIO-ETH协议转换芯片验证装置及方法

    公开(公告)号:CN110535789B

    公开(公告)日:2021-07-23

    申请号:CN201910628138.9

    申请日:2019-07-12

    Abstract: 本发明提供了一种SRIO‑ETH协议转换芯片验证装置及方法,包括TX端、RX端以及包计数转换规则计算模块,所述包计数转换规则计算模块包括包计数子模块和宏定义子模块;所述TX端用于发送源协议包到协议转化芯片,协议转换芯片解析并提取所述源协议包的payload并组成目标协议包路由到所述RX端,所述RX端解析目标协议包获得payload,所述源协议为SRIO协议时,所述目标协议对应为ETH协议,所述源协议为ETH协议时,所述ETH协议对应为SRIO协议,所述宏定义子模块用于为所述RX端与所述TX端配置计数校验信息,所述包计数子模块提取所述计数校验信息后进行包计数。本发明提高了对不同分片规则的协议转换芯片的测试能力,使整个装置适用范围更广,灵活性更高。

    SoC芯片时钟功能验证方法及系统

    公开(公告)号:CN113111615A

    公开(公告)日:2021-07-13

    申请号:CN202110344051.6

    申请日:2021-03-31

    Abstract: 本发明涉及芯片时钟检测技术领域,特别涉及一种SoC芯片时钟功能验证方法及系统,从SoC芯片外部管脚中选取用于引出芯片内部待测时钟的测试管脚;利用时钟仿真验证平台并根据芯片内时钟网络分布级数,对内部各时钟频率进行遍历,依次选择待测时钟,并通过测试管脚输出对待测时钟频率进行验证确认。本发明将内部待测时钟频率经过一定系数的分频之后引出至外部管脚,在仿真验证平台中,根据芯片内部时钟网络分布的级数,通过对不同层级的寄存器配置操作,可完成对全芯片所有时钟的时钟频率进行遍历和自动比较,不会遗漏每一个时钟,具有实现简单、自动化验证效率高等特点,适合于时钟网络复杂、时钟频点较多的SoC芯片或大规模ASIC芯片,具有较好应用前景。

    循环冗余校验码存储比较模块及交换设备性能测试系统

    公开(公告)号:CN110519116B

    公开(公告)日:2021-01-22

    申请号:CN201910631114.9

    申请日:2019-07-12

    Abstract: 本发明提供了一种循环冗余校验码存储比较模块及交换设备性能测试系统,涉及交换设备技术领域,该模块包括第一循环冗余校验码存储单元,用于接收发送给待测试交换设备的第i个待转发数据包的第一循环冗余校验码,并将其按序写入存储空间;第一循环冗余校验码读取单元,用于当第一循环冗余校验码存储单元接收到经转发后的第i个数据包的第二循环冗余校验码时,按序从存储空间读取第一循环冗余校验码;比较单元,用于比较第一循环冗余校验码与第二循环冗余校验码是否一致,以判断第i个数据包的包转发是否正确。本发明实施例提供的循环冗余校验码存储比较模块,可以检测交换设备的包转发顺序是否正确,节省人力成本,并提高检测准确度。

    网络交换目的端口确定方法、装置及基于该装置的交换机

    公开(公告)号:CN109327393B

    公开(公告)日:2021-01-22

    申请号:CN201811370028.9

    申请日:2018-11-17

    Abstract: 本发明属于网络通信技术领域,特别涉及一种网络交换目的端口确定方法、装置及基于该装置的交换机,该方法包含:接收待转发数据帧,并获取数据帧的网络协议类型、目的地址和源端口号,生成包含目的地址和源端口号的对比值;通过对比值获取对应散列值,并以散列值为地址,在预设转发表中读取存储有所述地址的转发表项;提取转发表项中已学习对比值和目标端口号,将所述对比值与所述已学习对比值进行匹配,若匹配成功,则将所述目标端口号作为用于转发所述待转发数据帧的目的端口,若未匹配成功,则输出匹配失败通知。本发明能够缓解现有技术中存在的应用多种网络协议的多个数据帧混合转发时的成本增加问题,进一步提升SDN网络架构中数据通信的性能。

    灵活支持混合总线协议的芯片配置网络系统

    公开(公告)号:CN111555901A

    公开(公告)日:2020-08-18

    申请号:CN202010182318.1

    申请日:2020-03-16

    Abstract: 本发明属于芯片配置网络技术领域,特别涉及一种灵活支持混合总线协议的芯片配置网络系统,包括配置网络主从接口、协议解析与地址映射模块和核心互连网络;在配置网络主从接口处分别增加协议解析与地址映射模块;所述协议解析与地址映射模块用于实现总线读写请求/读写响应地址与网络ID之间的转换,以及将不同总线协议的读写请求或读写响应按照统一的格式转化为数据包的形式并注入核心互连网络,或将从核心互连网络接收的数据包根据不同的总线协议转换为相应的总线信号时序。本发明可灵活支持相同或者不同总线协议的网络互连和协议桥接,大大降低芯片配置网络的设计复杂度和技术门槛,并兼具良好地可扩展性和重用性。

    一种可配置的协议解析方法及系统

    公开(公告)号:CN111030998A

    公开(公告)日:2020-04-17

    申请号:CN201911116565.5

    申请日:2019-11-15

    Abstract: 本发明属于协议解析处理技术领域,公开一种可配置的协议解析方法及系统,该方法包括:缓存协议数据;报头解析和提取,键值生成,CAM精确匹配,表项查找,中间信息和最终信息更新,语义解析和处理;该系统包括:报文缓存模块、报头解析和提取模块、键值生成模块、CAM模块、表项管理模块、中间信息和最终信息更新模块、语义解析及处理模块。本发明通过自定义配置CAM和表项数据,可自定义支持的协议解析类型,且处理速度快,协议解析通过环回的方式进行解析,节省了额外的硬件资源,相比常规的可编程协议解析平台,本发明仅需要按照约定数据格式向对应的CAM和RAM进行配置。

    晶上系统晶圆基板互连信息构建方法及系统

    公开(公告)号:CN117613048A

    公开(公告)日:2024-02-27

    申请号:CN202311545388.9

    申请日:2023-11-20

    Abstract: 本发明涉及晶上系统设计技术领域,特别涉及一种晶上系统晶圆基板互连信息构建方法及系统,通过自动获取晶上系统芯粒的连接点列表,并将连接点列表中各芯粒连接点划分至相应连接点类型中;利用EDA工具对所需贴装芯粒连接点进行综合处理,获取芯粒互连信息文件;通过脚本自动设置互联信息顶层输入输出端口,以使连接点类型一中各连接点对应晶圆基板顶层的微凸点或底层的C4凸点;基于芯粒互连信息文件和顶层输入输出端口通过脚本对所需贴装芯粒自动实例化,以获取晶上系统晶圆基板互连信息。本发明通过脚本对各芯粒连接凹凸贴图信息的分类自动梳理,简化晶上系统晶圆基板互连信息文件设计的复杂度,提升其生成效率和准确性,能够适用于大规模集成、高密度互连的晶上系统晶圆基板设计。

    一种基于队列实现TCP链接管理的装置及方法

    公开(公告)号:CN117119076A

    公开(公告)日:2023-11-24

    申请号:CN202310925817.9

    申请日:2023-07-26

    Abstract: 本发明公开一种基于队列实现TCP链接管理的装置及方法,该装置包括:报文解析模块,解析芯片EDA验证平台接收到的报文是否为TCP协议报文;TCP链接队列管理模块,根据报文解析模块的解析结果,若为TCP管理报文,则根据其TCP头部中的标志位字段指示进行入队、出队管理,若为TCP数据报文,则根据其四元组信息查询是否有匹配的TCP链接信息,将对应的队列索引号进行发送;TCP数据信息处理模块,根据得到的队列索引号将该报文的序列号字段信息及确认号字段信息等存入对应的队列中,以备后续发送数据报文或确认报文时使用。本发明大大降低了芯片EDA验证平台对TCP链接管理的难度,有效提高了工作效率,降低了流片风险。

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