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公开(公告)号：CN119964614A
公开(公告)日：2025-05-09
申请号：CN202410740065.3
申请日：2024-06-07
Applicant: 三星电子株式会社
IPC: G11C11/406 , G11C11/4076 , G11C11/4093 , G11C11/408 , G11C11/4096
Abstract: 提供了一种存储器件及其刷新方法。所述存储器件可以包括：攻击行选择器，所述攻击行选择器被配置为在第一时间点接收激活信号，并且基于累计值来生成更新信号；攻击行寄存器，所述攻击行寄存器被配置为接收与所述激活信号对应的激活行地址，并且基于所述更新信号和所述激活行地址来确定攻击行地址；以及受害行确定器，所述受害行确定器被配置为基于所述攻击行地址来确定受害行地址。所述存储器件可以被配置为响应于来自外部装置的刷新命令，对与所述受害行地址对应的受害行执行刷新操作。所述累计值可以是从接收到所述刷新命令的时间点到所述第一时间点接收到的激活信号的数目。
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公开(公告)号：CN119002796A
公开(公告)日：2024-11-22
申请号：CN202410048011.0
申请日：2024-01-12
Applicant: 三星电子株式会社
Abstract: 提供了存储器系统、操作其的方法及包括其的电子系统。该存储器系统包括多个易失性存储器件和被配置为控制多个易失性存储器件的存储器控制器，其中存储器控制器包括：主机接口，其被配置为基于快速计算链路(CXL)通信协议与主机装置通信；纠错水平(ECL)管理器，其被配置为：通过主机接口从主机装置接收高速缓存行数据，以及基于与高速缓存行数据相关联的单元可靠性信息和数据可靠性请求信息，输出指示第一纠正水平和第二纠正水平中的一者作为纠错水平的纠错码(ECC)控制信号；以及ECC引擎，其被配置为：基于ECC控制信号指示第一纠正水平生成与高速缓存行数据相关联的第一奇偶校验符号，以及基于ECC控制信号指示第二纠正水平生成额外奇偶校验符号。
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公开(公告)号：CN118519821A
公开(公告)日：2024-08-20
申请号：CN202311333152.9
申请日：2023-10-16
Applicant: 三星电子株式会社
Abstract: 提供了存储器控制器和存储器系统。存储器控制器，包括处理器，并且被配置为控制包括多个数据芯片和至少一个奇偶校验芯片的存储器模块，存储器控制器包括纠错码引擎，纠错码引擎包括纠错码解码器，纠错码解码器用于校正从存储器模块读取的码字集中的Q个符号错误，Q是等于或小于P的最大自然数，并且P是等于或大于四的自然数。纠错码解码器被配置为通过使用奇偶校验检查矩阵基于读取的码字集产生包括第一至第P伴随式符号的伴随式，并且执行第一纠错码解码以基于第一伴随式符号和与第二至第P伴随式符号中的一个对应的选择的伴随式符号来校正读取的码字集中的单符号错误。
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公开(公告)号：CN118136083A
公开(公告)日：2024-06-04
申请号：CN202311412536.X
申请日：2023-10-27
Applicant: 三星电子株式会社
Abstract: 公开了存储器装置、纠错码电路及其操作方法和配置方法。所述存储器装置包括存储器单元阵列和纠错码(ECC)电路。被配置为纠正从存储器单元阵列读出的数据码中的错误的ECC电路包括：(i)校正子计算单元，被配置为基于数据码和H矩阵来运算多个校正子，(ii)错误位置检测单元，被配置为基于所述多个校正子生成错误向量，以及(iii)错误纠正单元，被配置为基于错误向量纠正数据码内的错误，并且输出纠正后的数据。
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公开(公告)号：CN116994621A
公开(公告)日：2023-11-03
申请号：CN202310395919.4
申请日：2023-04-13
Applicant: 三星电子株式会社 , 庆熙大学校产学协力团
IPC: G11C11/412 , G11C11/413 , G11C11/419 , G11C11/408
Abstract: 提供了存储电路及半导体器件。一种存储电路包括其中具有第一晶体管对至第四晶体管对的多级锁存电路，第一晶体管对至第四晶体管对分别包括通过第一存储节点至第四存储节点中的对应一者串联连接的上拉晶体管和下拉晶体管。设置有其中具有不同导电类型的多个存取晶体管的存取电路。所述多个存取晶体管电耦接到所述第一存储节点至所述第四存储节点中的至少两个存储节点，并且被配置为：使得数据位能够写入所述第一存储节点至所述第四存储节点中的至少一些存储节点中，以及使得能够从所述第一存储节点至所述第四存储节点中的至少一些存储节点读取数据位。设置有在所述写入和所述读取期间控制所述存取电路的控制电路。
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Patent Agency Ranking
公开(公告)号：CN111327331B
公开(公告)日：2023-09-19
申请号：CN201911132195.4
申请日：2019-11-19
Applicant: 三星电子株式会社
IPC: H03M13/11
Abstract: 公开了纠错码电路、半导体存储器装置以及存储器系统。半导体存储器装置的纠错码电路包括校正子生成电路和纠正电路。响应于解码模式信号，校正子生成电路通过使用第一奇偶校验矩阵和第二奇偶校验矩阵中的一个基于从存储器单元阵列读取的码字中的消息和第一奇偶校验位，来生成校正子。纠正电路接收所述码字，基于校正子纠正所述码字中的(t1+t2)个错误位的至少一部分，并输出纠正的消息。这里，t1和t2分别是大于0的自然数。
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公开(公告)号：CN116206666A
公开(公告)日：2023-06-02
申请号：CN202211076157.3
申请日：2022-09-02
Applicant: 三星电子株式会社
Abstract: 一种半导体存储器件包括缓冲器管芯和多个存储器管芯。多个存储器管芯内的一个存储器管芯中的纠错码(ECC)引擎对主数据执行RS编码以生成奇偶校验数据，并使用奇偶校验检查矩阵对主数据和奇偶校验数据执行RS解码。奇偶校验检查矩阵包括子矩阵，并且子矩阵中的每一个与两个不同的符号相对应。子矩阵中的每一个包括两个单位子矩阵和两个相同的α矩阵，两个单位子矩阵设置在子矩阵的第一对角方向上，并且两个相同的α矩阵设置在第二对角方向上。奇偶校验检查矩阵的第y行中的高电平值元素的数量与第(y+p)行中的高电平值元素的数量相同。
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公开(公告)号：CN116110440A
公开(公告)日：2023-05-12
申请号：CN202211374119.6
申请日：2022-11-03
Applicant: 三星电子株式会社
Abstract: 一种纠错电路包括：纠错码(ECC)编码器，被配置为：基于奇偶校验生成矩阵来生成与主数据相对应的奇偶校验数据，并将包括主数据和奇偶校验数据的码字输出到多个存储器件；以及ECC解码器，被配置为：从多个存储器件读取码字，基于奇偶校验检查矩阵生成与码字相对应的校正子，基于校正子检测错误模式，使用奇偶校验检查矩阵中包括的多个部分子矩阵来生成与错误模式相对应的多个估计校正子，以及基于校正子与多个估计校正子之间的比较的结果来校正在读取码字中包括的错误。
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公开(公告)号：CN115547398A
公开(公告)日：2022-12-30
申请号：CN202210676862.0
申请日：2022-06-14
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 在操作存储控制器的方法中，从包括多个数据芯片和至少一个奇偶校验位芯片的存储器模块接收解码状态标志。所述多个数据芯片和所述至少一个奇偶校验位芯片中的每一个可以包括管芯上纠错码(ECC)引擎。解码状态标志由管芯上ECC引擎生成。可以基于所述解码状态标志获得第一数量和第二数量。所述第一数量表示包括不可由管芯上ECC引擎纠正的不可纠正错误的第一芯片的数量。所述第二数量表示包括可由管芯上ECC引擎纠正的可纠正错误的第二芯片的数量。基于所述第一数量和所述第二数量中的至少一个选择多个解码方案中的至少一个解码方案。系统ECC引擎可以基于所选择的解码方案对所述第一芯片和所述第二芯片中的至少一个执行ECC解码。
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公开(公告)号：CN115482870A
公开(公告)日：2022-12-16
申请号：CN202210553274.8
申请日：2022-05-19
Applicant: 三星电子株式会社
Abstract: 公开了半导体存储器装置和包括半导体存储器装置的存储器系统。所述半导体存储器装置包括存储器单元阵列和循环冗余校验(CRC)引擎。存储器单元阵列包括结合到多条字线和多条位线的多个易失性存储器单元。CRC引擎在对存储器单元阵列的存储器操作中：检测通过链路从半导体存储器装置外部的存储器控制器提供的主数据和系统奇偶校验数据中的错误，基于系统奇偶校验数据生成错误标志并将错误标志发送到存储器控制器，错误标志指示检测到的错误是对应于与链路相关联的第一类型的错误还是对应于与易失性存储器单元相关联的第二类型的错误。
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