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公开(公告)号：CN118265301A
公开(公告)日：2024-06-28
申请号：CN202311377307.9
申请日：2023-10-23
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件，包括存储单元区域和外围电路区域，存储单元区域包括：多条位线，多条位线中的每条位线沿第一方向延伸；以及多个上接合焊盘，外围电路区域包括：页缓冲器电路；多个下接合焊盘，设置在页缓冲器电路上方并且多个下接合焊盘中的每个下接合焊盘连接到多个上接合焊盘中的相应的上接合焊盘；以及多条贯通布线，多条贯通布线中的每条贯通布线沿第一方向延伸。多个下接合焊盘包括：第一下接合焊盘，设置在沿第一方向延伸的第一线中；以及第二下接合焊盘，设置在沿第一方向延伸的第二线中。多条贯通布线包括至少一条第一贯通布线，该至少一条第一贯通布线在第一线和第二线之间延伸，并且延伸跨过页缓冲器电路。
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公开(公告)号：CN110400805B
公开(公告)日：2024-04-30
申请号：CN201910227598.0
申请日：2019-03-25
Applicant: 三星电子株式会社
IPC: H10B41/27
Abstract: 提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，具有单元阵列区域和接触区域；堆叠结构，包括位于基底的单元阵列区域和接触区域上的多个栅电极；多个单元垂直沟道结构，穿过堆叠结构在单元阵列区域上延伸；以及接触结构，在基底的顶表面上设置在堆叠结构旁边，并且沿着从单元阵列区域朝向接触区域延伸的线设置。接触结构的位于单元阵列区域上的高度与接触结构的位于接触区域上的高度不同。
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公开(公告)号：CN115482865A
公开(公告)日：2022-12-16
申请号：CN202210176081.5
申请日：2022-02-25
Applicant: 三星电子株式会社
Abstract: 提供了具有物理不可克隆功能的存储器装置和存储器系统。所述存储器装置包括：存储器单元阵列，在第一半导体层中并且包括在第一方向上堆叠的字线和在第一方向上穿过字线的沟道结构；控制逻辑电路，在第二半导体层中，第二半导体层在第一方向上位于第一半导体层下方；以及物理不可克隆功能(PUF)电路，包括穿过第一半导体层和第二半导体层的多个贯穿电极，并且被配置为根据多个贯穿电极的电阻值来产生PUF数据，并且基于多个贯穿电极之中的串联连接的贯穿电极之间的节点电压来产生PUF数据。
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公开(公告)号：CN114373487A
公开(公告)日：2022-04-19
申请号：CN202110724678.4
申请日：2021-06-29
Applicant: 三星电子株式会社
IPC: G11C5/06
Abstract: 提供了包括传输晶体管电路的存储器装置。所述存储器装置包括：存储器单元阵列，包括沿第一方向相邻地设置的第一存储器块和第二存储器块；多条驱动信号线，分别与竖直地堆叠的多条字线对应；以及传输晶体管电路，包括奇数个传输晶体管组，并且连接在所述多条驱动信号线与存储器单元阵列之间。所述奇数个传输晶体管组中的一个包括第一传输晶体管和第二传输晶体管，第一传输晶体管连接在第一存储器块的第一字线与所述多条驱动信号线之中的第一驱动信号线之间，第二传输晶体管连接在第二存储器块的第一字线与第一驱动信号线之间沿第二方向与第一传输晶体管相邻地设置。
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Patent Agency Ranking
公开(公告)号：CN114333970A
公开(公告)日：2022-04-12
申请号：CN202110796935.5
申请日：2021-07-14
Applicant: 三星电子株式会社
Abstract: 一种存储器件包括：包括正常存储单元和冗余存储单元的存储单元阵列；第一页面缓冲器，其通过包括第一位线组和第二位线组的第一位线连接到所述正常存储单元，被布置在与沿第一方向延伸的所述第一位线相对应的第一区域中并且在所述第一方向上共线；以及第二页面缓冲器，其通过包括第三位线组和第四位线组的第二位线连接到所述冗余存储单元，被布置在与沿所述第一方向延伸的所述第二位线相对应的第二区域中并且在所述第一方向上共线，其中，当连接到所述第一位线组的至少一个正常存储单元被确定为缺陷单元时，将连接到所述第一位线组的正常存储单元替换为连接到所述第三位线组的冗余存储单元。
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公开(公告)号：CN112349724A
公开(公告)日：2021-02-09
申请号：CN202010527845.1
申请日：2020-06-11
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11556 , H01L27/11573 , H01L27/11582 , G11C8/14
Abstract: 一种存储器装置，所述存储器装置包括：外围电路区域，包括第一基底和位于第一基底上的电路元件，电路元件包括行解码器；单元阵列区域，包括字线和沟道结构，字线堆叠在外围电路区域上的第二基底上，沟道结构在与第二基底的上表面垂直的方向上延伸并穿透字线；以及单元接触区域，包括单元接触件，单元接触件连接到字线并位于单元阵列区域的在与第二基底的上表面平行的第一方向上的两侧上，单元接触区域包括第一单元接触区域和第二单元接触区域，第一单元接触区域和第二单元接触区域在第一方向上具有彼此不同的长度。
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公开(公告)号：CN110400805A
公开(公告)日：2019-11-01
申请号：CN201910227598.0
申请日：2019-03-25
Applicant: 三星电子株式会社
IPC: H01L27/11556
Abstract: 提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，具有单元阵列区域和接触区域；堆叠结构，包括位于基底的单元阵列区域和接触区域上的多个栅电极；多个单元垂直沟道结构，穿过堆叠结构在单元阵列区域上延伸；以及接触结构，在基底的顶表面上设置在堆叠结构旁边，并且沿着从单元阵列区域朝向接触区域延伸的线设置。接触结构的位于单元阵列区域上的高度与接触结构的位于接触区域上的高度不同。
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公开(公告)号：CN109712658A
公开(公告)日：2019-05-03
申请号：CN201811247747.1
申请日：2018-10-25
Applicant: 三星电子株式会社
IPC: G11C16/08 , G11C16/24 , H01L27/11573 , H01L27/11582
CPC classification number: G11C14/0018 , G11C11/005 , G11C11/4087 , G11C11/4091 , G11C11/4094 , G11C11/4097 , G11C16/0483 , G11C16/08 , G11C16/10 , G11C16/26 , H01L27/10808 , H01L27/10847 , H01L27/1157 , H01L27/11578
Abstract: 一种半导体存储器包括在基板的第一区域中的第一存储单元阵列和在基板的第二区域中的第二存储单元阵列。第一存储单元阵列包括单元串，并且每个单元串包括在垂直于基板的方向上堆叠的非易失性存储单元。第二存储单元阵列包括易失性存储单元，并且每个易失性存储单元包括选择晶体管和电容器。电容器包括：至少一个接触，与选择晶体管电连接并具有与每个单元串的第一高度相对应的第二高度；以及至少一个第二接触，被供应有接地电压，具有对应于每个单元串的第一高度的第三高度，与所述至少一个第一接触相邻，并与所述至少一个第一接触电分离。
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公开(公告)号：CN106469729A
公开(公告)日：2017-03-01
申请号：CN201610693600.X
申请日：2016-08-19
Applicant: 三星电子株式会社
IPC: H01L27/115 , G11C16/10 , G11C16/14 , G11C16/26
CPC classification number: H01L27/11582 , G11C5/02 , G11C5/025 , G11C16/0483 , G11C29/021 , G11C29/028 , G11C29/24 , H01L28/00
Abstract: 如下提供了一种非易失性存储装置以及包括其的非易失性存储系统。基板具有外围电路。第一半导体层设置在基板上。第一半导体层包括存储单元区。第一栅极结构设置在第一半导体层上。第一栅极结构包括在与第一半导体层垂直的方向上堆叠的多个第一栅电极以及穿过所述多个第一栅电极的多个垂直沟道结构。第一栅极结构布置在存储单元区中。第二栅极结构设置在基底上。第二栅极结构包括在与第一半导体层垂直的方向上堆叠的多个第二栅电极。第二栅极结构布置在存储单元区外部。
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