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公开(公告)号：CN105244351B
公开(公告)日：2019-11-26
申请号：CN201510386546.X
申请日：2015-06-30
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L29/10 , H01L27/1157 , H01L29/792
Abstract: 一种半导体器件包括下层叠结构，该下层叠结构包括交替地且重复地层叠在衬底上的下栅电极和下绝缘层。该半导体器件包括上层叠结构，该上层叠结构包括交替地且重复地层叠在下层叠结构上的上栅电极和上绝缘层。下沟道结构穿透下层叠结构。上沟道结构穿透上层叠结构并连接到下沟道结构。下竖直绝缘体设置在下层叠结构和下沟道结构之间。下沟道结构包括连接到衬底的第一竖直半导体图案以及设置在第一竖直半导体图案上的第一连接半导体图案。上沟道结构包括电连接到第一竖直半导体图案的第二竖直半导体图案，其中第一连接半导体图案设置在第二竖直半导体图案与第一竖直半导体图案之间。
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公开(公告)号：CN106449648B
公开(公告)日：2019-09-17
申请号：CN201610326106.X
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了具有虚设通道区的垂直存储装置。所述存储装置包括：均在与基底的上表面垂直的方向上延伸的多个通道区；与通道区相邻地堆叠在基底上的多个栅电极层和多个绝缘层，每个栅电极层延伸不同的长度；以及与所述多个栅电极层的第一端相邻的多个虚设通道区，其中，基底包括形成在所述多个虚设通道区下方的基底绝缘层。
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公开(公告)号：CN104733468B
公开(公告)日：2018-06-01
申请号：CN201510134332.3
申请日：2011-11-15
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/0207 , H01L21/28273 , H01L27/11 , H01L27/11519 , H01L27/11524
Abstract: 一种制造非易失性存储器装置的方法，包括：提供衬底，其具有由多个沟槽限定的有源区；在具有多个沟槽的衬底上形成第一隔离层；在第一隔离层上形成牺牲层以填充沟槽，该牺牲层包括填充沟槽的下部的第一区以及填充除下部之外的部分的第二区；移除牺牲层的第二区；在第一隔离层和牺牲层的第一区上形成第二隔离层；通过移除牺牲层的第一区而在沟槽中形成空气间隙；以及在维持该空气间隙的同时移除第一隔离层的一部分和第二隔离层的一部分。
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公开(公告)号：CN106449648A
公开(公告)日：2017-02-22
申请号：CN201610326106.X
申请日：2016-05-17
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11556
Abstract: 提供了具有虚设通道区的垂直存储装置。所述存储装置包括：均在与基底的上表面垂直的方向上延伸的多个通道区；与通道区相邻地堆叠在基底上的多个栅电极层和多个绝缘层，每个栅电极层延伸不同的长度；以及与所述多个栅电极层的第一端相邻的多个虚设通道区，其中，基底包括形成在所述多个虚设通道区下方的基底绝缘层。
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公开(公告)号：CN106169307A
公开(公告)日：2016-11-30
申请号：CN201610341728.X
申请日：2016-05-20
Applicant: 三星电子株式会社
IPC: G11C16/10 , G11C16/34 , H01L27/115
CPC classification number: H01L27/11524 , G11C16/0483 , G11C16/10 , G11C16/3459 , H01L27/11526 , H01L27/11529 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L29/04 , H01L29/16 , G11C16/3404 , H01L27/11551
Abstract: 公开一种三维半导体存储器装置及其操作方法，该三维半导体存储器装置包括：单元阵列，形成在第一基底上；以及外围电路，形成在被第一基底至少部分地叠置的第二基底上，其中外围电路被构造为提供用于控制单元阵列的信号。单元阵列包括：绝缘图案和栅极图案，交替堆叠在第一基底上；至少第一支柱，形成在与第一基底垂直的方向上，并且通过绝缘图案和栅极图案而与第一基底接触。三维半导体存储器装置还包括：包括与第一基底相邻的第一栅极图案和第一支柱的第一地选择晶体管，以及包括位于第一栅极图案上的第二栅极图案和第一支柱的第二地选择晶体管，其中，第一地选择晶体管不可编程，第二地选择晶体管是可编程的。
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Patent Agency Ranking
公开(公告)号：CN104900648A
公开(公告)日：2015-09-09
申请号：CN201510102923.2
申请日：2015-03-09
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/522
Abstract: 本公开提供了三维半导体器件。一种三维(3D)半导体器件包括在垂直方向上彼此间隔开的导电层的叠层，该叠层在连接区域中具有阶梯状部分，导电层的端部分别构成阶梯状部分的梯面。3D半导体器件还包括设置在导电层的各端部上并在其上突出的缓冲图案、设置在该叠层之上并包括导线的互连结构、以及在导线与缓冲图案之间垂直地延伸并经由缓冲图案电连接到叠层的导电层的接触插塞。
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公开(公告)号：CN104733468A
公开(公告)日：2015-06-24
申请号：CN201510134332.3
申请日：2011-11-15
Applicant: 三星电子株式会社
IPC: H01L27/115
CPC classification number: H01L27/0207 , H01L21/28273 , H01L27/11 , H01L27/11519 , H01L27/11524
Abstract: 一种制造非易失性存储器装置的方法，包括：提供衬底，其具有由多个沟槽限定的有源区；在具有多个沟槽的衬底上形成第一隔离层；在第一隔离层上形成牺牲层以填充沟槽，该牺牲层包括填充沟槽的下部的第一区以及填充除下部之外的部分的第二区；移除牺牲层的第二区；在第一隔离层和牺牲层的第一区上形成第二隔离层；通过移除牺牲层的第一区而在沟槽中形成空气间隙；以及在维持该空气间隙的同时移除第一隔离层的一部分和第二隔离层的一部分。
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公开(公告)号：CN102263065B
公开(公告)日：2015-06-17
申请号：CN201110145035.0
申请日：2011-05-24
Applicant: 三星电子株式会社
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L27/11582 , H01L27/11565 , H01L27/1157 , H01L27/11578 , H01L29/66477 , H01L29/7926
Abstract: 本发明公开非易失性存储器件及制造方法与包括其的存储模块和系统。一种非易失性存储器件包括：衬底；从衬底突出的沟道层；围绕沟道层的栅极导电层；被布置在沟道层和栅极导电层之间的栅极绝缘层；以及第一绝缘层，其与沟道层隔开，并且被布置在栅极导电层的顶部和底部上。栅极绝缘层在栅极导电层和第一绝缘层之间延伸。
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公开(公告)号：CN103137645A
公开(公告)日：2013-06-05
申请号：CN201210487367.1
申请日：2012-11-26
Applicant: 三星电子株式会社
CPC classification number: H01L27/249 , H01L27/228 , H01L27/2436 , H01L45/04 , H01L45/06 , H01L45/1226 , H01L45/144 , H01L45/146 , H01L45/147 , H01L45/148
Abstract: 本发明提供了具有三维布置的阻性存储器单元的半导体存储器件。所述器件可以包括彼此相连以构成选择线组的第一选择线和第二选择线、顺序地堆叠在所述第一选择线和所述第二选择线的每一条上的多条字线、在所述第一选择线与所述第二选择线之间布置成一行的多个竖直电极、在所述选择线组的两侧的每一侧上布置成一行的多个位线插塞、以及与所述多条字线交叉并将所述多个位线插塞彼此连接的位线。
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公开(公告)号：CN101106140A
公开(公告)日：2008-01-16
申请号：CN200710129103.8
申请日：2007-07-11
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L23/528 , H01L21/8247 , H01L21/768
CPC classification number: G11C16/0483 , G11C16/3427
Abstract: 一种非易失性存储器件可以包括：半导体衬底，该半导体衬底包括在其表面的有源区；在该有源区上的第一存储单元串；以及在该有源区上的第二存储单元串。该第一存储单元串可以包括与在该第一接地选择线和第一串选择线之间的有源区相交叉的第一多个字线，以及在该第一多个字线的相邻字线之间可以提供几乎相同的第一间隔。该第二存储单元串可以包括与在该第二接地选择线和第二串选择线之间的有源区相交叉的第二多个字线，以及在该第二多个字线的相邻字线之间可以提供几乎相同的第一间隔。而且，该第一接地选择线可以在该第二接地选择线和该第一多个字线之间，以及该第二接地选择线可以在第一接地选择线和该第二多个字线之间。而且，在该第一和第二接地选择线之间的部分有源区可以没有字线，以及在该第一和第二接地选择线之间的第二间隔可以大于第一间隔至少约3倍。还论述了相关方法。
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