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公开(公告)号：CN116779612A
公开(公告)日：2023-09-19
申请号：CN202211650576.3
申请日：2022-12-21
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L21/8238
Abstract: 公开了半导体器件。所述半导体器件包括：有源区，在基底上；源极/漏极图案，在有源区上；沟道图案，在有源区上并且连接到源极/漏极图案，每个沟道图案包括垂直堆叠以彼此间隔开的多个半导体图案；栅电极，分别在沟道图案上，在第一方向上延伸并且彼此平行；以及有源接触件，分别电连接到源极/漏极图案。第一有源接触件的底表面位于第一水平处，并且第二有源接触件的底表面位于高于第一水平的第二水平处。第三有源接触件的底表面位于高于第二水平的第三水平处。
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公开(公告)号：CN108288584B
公开(公告)日：2023-09-12
申请号：CN201810017146.5
申请日：2018-01-08
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/10 , B82Y40/00
Abstract: 一种纳米片晶体管的制造方法包括：在衬底上形成多个牺牲层和多个沟道层，其中所述牺牲层和所述沟道层交替布置；在最上面的沟道层上形成多个栅极，其中所述栅极彼此间隔开；在所述栅极的每一个上形成掩模；选择性地蚀刻所述栅极之间的牺牲层，其中通过所述蚀刻去除所述栅极之间的所述牺牲层；沿着所述栅极的侧壁以及在已经去除所述牺牲层的区域中沉积间隔件材料；以及蚀刻所述间隔件材料以沿着所述栅极的侧壁形成侧壁间隔件并且在所述沟道层之间形成内间隔件。
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公开(公告)号：CN107527909B
公开(公告)日：2023-06-02
申请号：CN201710368685.9
申请日：2017-05-23
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/10 , H01L29/423 , H01L29/78 , H01L21/8234 , H01L21/336 , H01L21/28
Abstract: 本发明提供一种垂直鳍式场效晶体管(V‑FinFET)及其制造方法与具有其的半导体装置如下。衬底具有下部源极/漏极(S/D)。鳍式结构从下部源极/漏极的上表面垂直地延伸。鳍式结构包含具有上侧壁部分、下侧壁部分以及位于其间的中心侧壁部分的侧壁。上部S/D安置于鳍式结构的上表面上。上部间隔物安置于上侧壁部分上。下部间隔物安置于下侧壁部分上。包含栅氧化物层以及第一栅电极的堆叠结构安置于下部间隔物的上表面、中心侧壁部分以及上部间隔物的下表面上。第二栅电极安置于第一栅电极上。所述垂直鳍式场效晶体管可减小泄漏电流。
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公开(公告)号：CN114078948A
公开(公告)日：2022-02-22
申请号：CN202110534075.8
申请日：2021-05-17
Applicant: 三星电子株式会社
Abstract: 提供了一种集成电路装置。所述集成电路装置包括：鳍型有源区，在基底上沿着第一水平方向；器件隔离层，位于鳍型有源区的相对的侧壁上；栅极结构，沿着与第一水平方向交叉的第二水平方向，栅极结构位于鳍型有源区上并位于器件隔离层上；以及源极/漏极区，位于鳍型有源区上，源极/漏极区与栅极结构相邻并包括顺序地堆叠在鳍型有源区上的外阻挡层、内阻挡层和主体层，并且外阻挡层和主体层中的每个包括Si1‑xGex层，其中，x≠0，并且内阻挡层包括Si层。
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公开(公告)号：CN112038403A
公开(公告)日：2020-12-04
申请号：CN202010494337.8
申请日：2020-06-03
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/10 , H01L29/165 , H01L27/092
Abstract: 提供了一种半导体器件。半导体器件包括鳍结构，其具有交替地堆叠在衬底上并在第一方向上延伸的多个第一半导体图案和多个第二半导体图案。半导体器件包括半导体盖层，其位于鳍结构的上表面上，并在与第一方向交叉的第二方向上沿鳍结构的相对侧表面延伸。半导体器件包括栅电极，其位于半导体盖层上，并在第二方向上延伸。半导体器件包括位于半导体盖层与栅电极之间的栅极绝缘膜。另外，半导体器件包括连接到鳍结构的源/漏区。多个第一半导体图案包括锗(Ge)含量在25％至35％的范围内的硅锗(SiGe)，并且多个第二半导体图案包括硅(Si)。
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Patent Agency Ranking
公开(公告)号：CN106981485B
公开(公告)日：2020-07-17
申请号：CN201610873691.5
申请日：2016-09-30
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/423 , H03K19/0185
Abstract: 本发明公开了一种CMOS器件和CMOS反相器。CMOS器件包括：衬底，其具有在第一方向上延伸且由器件隔离层限定的有源线，所述衬底被划分为NMOS区、PMOS区以及介于NMOS区与PMOS区之间且具有器件隔离层而不具有有源线的边界区；栅线，其在第二方向上延伸与有源线交叉，并且具有位于NMOS区中的有源线上的第一栅极结构、位于PMOS区中的有源线上的第二栅极结构以及位于边界区中的器件隔离层上的第三栅极结构。第三栅极结构的电阻和寄生电容小于第一栅极结构和第二栅极结构的电阻和寄生电容。因此，可获得CMOS器件更好的AC性能和DC性能。
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公开(公告)号：CN110890363A
公开(公告)日：2020-03-17
申请号：CN201910572864.3
申请日：2019-06-28
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/10 , H01L29/51 , H01L29/78
Abstract: 一种集成电路(IC)器件可以包括：鳍型有源区，从衬底突出并沿第一水平方向延伸；第一纳米片，设置在鳍型有源区的上表面之上，其间具有第一分离空间；第二纳米片，设置在第一纳米片之上，其间具有第二分离空间；栅极线，在与第一水平方向交叉的第二水平方向上在衬底上延伸，栅极线的至少一部分设置在第二分离空间中；和底部绝缘结构，设置在第一分离空间中。
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公开(公告)号：CN110875375A
公开(公告)日：2020-03-10
申请号：CN201910466683.2
申请日：2019-05-30
Applicant: 三星电子株式会社
Abstract: 根据示例实施例的半导体器件包括：衬底，在彼此相交的第一方向和第二方向上延伸；纳米线，在所述衬底上并在所述第二方向上彼此间隔开；栅电极，在所述第一方向上延伸且在所述第二方向上彼此间隔开，并围绕所述纳米线以与所述纳米线竖直地叠置；外部隔墙，在所述衬底上并覆盖所述纳米线上的所述栅电极的侧壁；以及隔离层，在所述栅电极之间并在所述第一方向上延伸，其中，所述隔离层的上表面与所述栅电极的上表面齐平。
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公开(公告)号：CN109979989A
公开(公告)日：2019-07-05
申请号：CN201811612378.1
申请日：2018-12-27
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/739
Abstract: 可以提供一种垂直双极晶体管，所述垂直双极晶体管包括：基底，包括第一导电类型的第一阱和与第一导电类型不同的第二导电类型的第二阱，第一阱与第二阱邻接；第一鳍，从第一阱延伸；第二鳍，从第一阱延伸；第三鳍，从第二阱延伸；第一导电区，位于第一鳍上，具有第二导电类型并且被构造为用作所述垂直双极晶体管的发射极；第二导电区，位于第二鳍上，具有第一导电类型并且被构造为用作所述垂直双极晶体管的基极；以及第三导电区，位于第三鳍上，具有第二导电类型并且被构造为用作所述垂直双极晶体管的集电极。
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公开(公告)号：CN108288584A
公开(公告)日：2018-07-17
申请号：CN201810017146.5
申请日：2018-01-08
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/10 , B82Y40/00
Abstract: 一种纳米片晶体管的制造方法包括：在衬底上形成多个牺牲层和多个沟道层，其中所述牺牲层和所述沟道层交替布置；在最上面的沟道层上形成多个栅极，其中所述栅极彼此间隔开；在所述栅极的每一个上形成掩模；选择性地蚀刻所述栅极之间的牺牲层，其中通过所述蚀刻去除所述栅极之间的所述牺牲层；沿着所述栅极的侧壁以及在已经去除所述牺牲层的区域中沉积间隔件材料；以及蚀刻所述间隔件材料以沿着所述栅极的侧壁形成侧壁间隔件并且在所述沟道层之间形成内间隔件。
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