公开(公告)号：CN119894089A

公开(公告)日：2025-04-25

申请号：CN202411449075.8

申请日：2024-10-17

Applicant: 三星电子株式会社

Inventor： 金珍泰 ,  朴判济 ,  徐康一

IPC: H10D84/85 ,  H01L23/50

Abstract: 提供了CMOS器件。CMOS器件包括PMOS晶体管和NMOS晶体管。此外，CMOS器件包括双电力轨，所述双电力轨具有前侧电力轨和后侧电力轨，前侧电力轨和后侧电力轨两者都耦合到PMOS晶体管或NMOS晶体管中的一者。PMOS晶体管和NMOS晶体管在垂直晶体管堆叠中，或者并排。

公开(公告)号：CN119730374A

公开(公告)日：2025-03-28

申请号：CN202411341534.0

申请日：2024-09-25

Applicant: 三星电子株式会社

Inventor： 金珍泰 ,  朴判济 ,  徐康一

IPC: H10D84/85 ,  H10D84/03 ,  H01L23/528

Abstract: 提供了一种集成电路器件。集成电路器件包括衬底和具有多个晶体管的单元。晶体管包括具有上部沟道区的上部晶体管。此外，晶体管包括在衬底与上部晶体管之间的下部晶体管。下部晶体管包括下部沟道区。集成电路器件包括电力线，电力线在衬底下方在第一水平方向上纵向延伸，并且限定在第一水平方向上纵向延伸的单元的单元边界。集成电路器件包括单元边界信号金属图案，该单元边界信号金属图案在单元上并且在单元边界上方在第一水平方向上纵向延伸并且连接到多个晶体管中的至少两个晶体管。还提供了形成集成电路器件的相关方法。

公开(公告)号：CN119521763A

公开(公告)日：2025-02-25

申请号：CN202411098192.4

申请日：2024-08-12

Applicant: 三星电子株式会社

Inventor： 朴判济 ,  金珍泰 ,  徐康一

IPC: H10D84/83 ,  H10D84/03

Abstract: 本公开提供了集成电路器件及其形成方法。一种集成电路器件包括在基板上的弱化晶体管堆叠，其中弱化晶体管堆叠包括：上晶体管，包括在垂直方向上堆叠的多个上沟道区和接触所述多个上沟道区中的至少一个的上源极/漏极区；下晶体管，在基板和上晶体管之间并包括在垂直方向上堆叠的多个下沟道区和接触所述多个下沟道区中的至少一个的下源极/漏极区；以及源极/漏极隔离层，将上源极/漏极区与下源极/漏极区分隔开，其中源极/漏极隔离层接触所述多个上沟道区中的最下面的一个和/或所述多个下沟道区中的最上面的一个。

公开(公告)号：CN119342898A

公开(公告)日：2025-01-21

申请号：CN202410911855.3

申请日：2024-07-09

Applicant: 三星电子株式会社

Inventor： 金珍泰 ,  尹承燦 ,  徐康一

IPC: H10D89/10 ,  H10D88/00 ,  H10D84/83 ,  H10D84/03

Abstract: 提供了集成电路装置和形成其的方法。所述集成电路装置可包括：上晶体管，包括基底上的上沟道区域；下晶体管，在基底与上晶体管之间，下晶体管包括下沟道区域；以及电源线，在第一水平方向上纵向延伸。上沟道区域和下沟道区域中的至少一个可在横穿第一水平方向的第二水平方向上纵向延伸，并且上沟道区域和下沟道区域中的所述至少一个可在厚度方向上与电源线叠置。

公开(公告)号：CN118866851A

公开(公告)日：2024-10-29

申请号：CN202410468516.2

申请日：2024-04-18

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  洪元赫 ,  朴判济 ,  徐康一

IPC: H01L23/48 ,  H01L23/528 ,  H01L21/768

Abstract: 提供了集成电路装置及其形成方法。所述集成电路装置可以包括：晶体管，包括基底上的源极/漏极区域；背侧电源轨，与源极/漏极区域间隔开；以及电源接触件，在源极/漏极区域与背侧电源轨之间，并且将源极/漏极区域电连接到背侧电源轨。基底可以在源极/漏极区域与背侧电源轨之间，并且源极/漏极区域的宽度方向上的中心线相对于电源接触件的宽度方向上的中心线成角度。

公开(公告)号：CN110610864B

公开(公告)日：2024-07-30

申请号：CN201910495345.1

申请日：2019-06-10

Applicant: 三星电子株式会社 ,  国际商业机器公司

Inventor： 权兑勇 ,  徐康一 ,  权五成 ,  崔起植

IPC: H01L21/336 ,  H01L29/78

Abstract: 提供了形成垂直场效应晶体管(VFET)器件的方法。所述方法可以包括：形成从衬底的上表面沿竖直方向突出的沟道区；在所述沟道区的侧面上形成栅极绝缘体层；在形成所述栅极绝缘体层之后，在所述沟道区上形成顶部源极/漏极；以及在所述栅极绝缘体层上形成栅电极。

公开(公告)号：CN117747539A

公开(公告)日：2024-03-22

申请号：CN202311210836.X

申请日：2023-09-18

Applicant: 三星电子株式会社

Inventor： 李钟振 ,  金泰善 ,  洪元赫 ,  尹承灿 ,  徐康一

IPC: H01L21/768 ,  H01L21/82 ,  H01L27/02

Abstract: 提供了集成电路器件和形成其的方法。该方法可以包括：提供衬底结构，衬底结构包括衬底、底部绝缘体、以及在衬底和底部绝缘体之间的半导体区，半导体区在第一方向上延伸；在底部绝缘体上形成第一初步晶体管结构和第二初步晶体管结构，其中底部绝缘体可以包括第一部分和第二部分以及在第一部分和第二部分之间的第三部分，第一初步晶体管结构和第二初步晶体管结构分别与第一部分和第二部分重叠；用底部半导体层替换底部绝缘体的第三部分；在第一初步晶体管结构和第二初步晶体管结构之间形成源极/漏极区；用背面绝缘体替换衬底和半导体区；在背面绝缘体中形成电源接触，其中源极/漏极区可以与电源接触重叠；以及形成电源轨。

公开(公告)号：CN117012758A

公开(公告)日：2023-11-07

申请号：CN202310474207.1

申请日：2023-04-27

Applicant: 三星电子株式会社

Inventor： 洪元赫 ,  崔宰铭 ,  白在职 ,  李长根 ,  郑明勋 ,  金泰善 ,  徐康一

IPC: H01L23/538 ,  H01L23/498 ,  H01L21/768 ,  H01L21/48

Abstract: 本发明提供一种半导体器件及其制造方法，该半导体器件包括电介质层、形成在电介质层中的多个通路、沉积在电介质层的顶表面上的粘合层、以及多条金属线。所述多条金属线中的第一金属线包括形成在第一金属线的底表面处的第一凹陷，使得第一金属线的第一部分直接接触第一通路，并且第一金属线的由第一凹陷限定的第二部分不直接接触第一通路或其中形成第一通路的电介质层。

公开(公告)号：CN116960164A

公开(公告)日：2023-10-27

申请号：CN202310449600.5

申请日：2023-04-24

Applicant: 三星电子株式会社

Inventor： 尹承灿 ,  白在职 ,  曹健浩 ,  洪炳鹤 ,  徐康一

IPC: H01L29/49 ,  H01L27/092

Abstract: 提供了一种多堆叠半导体器件，其包括：衬底；下场效应晶体管，其中下沟道结构被包括下功函数金属层和下栅电极的下栅极结构围绕；以及上场效应晶体管，其中上沟道结构被包括上功函数金属层和上栅电极的上栅极结构围绕，其中下栅电极和上栅电极中的每个包括金属或金属化合物，以及其中下栅电极包括多晶硅(poly‑Si)或包含掺杂剂的多晶硅，上栅电极包括金属或金属化合物。

公开(公告)号：CN116960128A

公开(公告)日：2023-10-27

申请号：CN202310429553.8

申请日：2023-04-20

Applicant: 三星电子株式会社

Inventor： 朴金锡 ,  朴修永 ,  徐康一 ,  李载泓

IPC: H01L27/092 ,  H01L29/06 ,  H01L29/10 ,  H01L29/423

Abstract: 提供了一种多堆叠半导体器件，包括：衬底；下堆叠纳米片晶体管，包括被下栅极结构围绕的两个或更多个下沟道层，下沟道层连接下源极/漏极区；以及上堆叠纳米片晶体管，形成在下堆叠纳米片晶体管上方并且包括被上栅极结构围绕的两个或更多个上沟道层，上沟道层连接上源极/漏极区，其中下堆叠纳米片晶体管和上堆叠纳米片晶体管具有以下至少之一：下沟道层中的一个的厚度与上沟道层中的一个的厚度之间的差异；以及两个相邻的下沟道层之间的下栅极结构的厚度与两个相邻的上沟道层之间的上栅极结构的厚度之间的差异。