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公开(公告)号：CN101841309A
公开(公告)日：2010-09-22
申请号：CN201010193333.2
申请日：2010-06-07
Applicant: 西安交通大学
IPC: H03F3/45
Abstract: 本发明公开了一种轨对轨运算放大器，包括米勒补偿电路，该电路分别连接有第一级电路和第二级电路，第一级电路包含有N管输入电路、P管输入电路、电流注入电路、电流抽取电路、第一级输出支路电路以及偏置电路；电流抽取电路补偿P管输入电路注入到第一级输出支路电路中的电流，使第一级输出支路电路中的电流不受P管输入电路中电流的影响；同理，电流注入电路补偿N管输入电路注入到第一级输出支路中的电流，使第一级输出支路中电流不受N管输入电路中电流的影响；所述第二级电路是一个以电流源为负载的共源放大器。该种运算放大器不但结构简单，而且能够在轨对轨电压范围内保证较高的增益，并稳定第一级输出端的直流电平，提高运放的带宽。
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公开(公告)号：CN114970849A
公开(公告)日：2022-08-30
申请号：CN202210744277.X
申请日：2022-06-28
Applicant: 西安交通大学
Abstract: 本发明公开了一种硬件加速器多阵列并行计算方法及系统，对硬件加速器中的卷积运算进行分块处理；根据分块处理后的单层卷积，加载GEMM运算对应的输入数据、权重数据，根据加载的输入数据、权重数据以及数据在加速器缓存中的起始地址并行进行计算，通过多阵列的方式实现GEMM的高效运算，理想状态下能够节省GEMM运算接近至少一半的运算时间，提升基于卷积的神经网络在张量加速器上的推理效率，本发明多阵列的并行计算方式可减少权重数据的重复加载，缩小计算时间和访存时间的差距，提升卷积运算的效率，各计算模块可以并行计算，将不同模块的计算结果直接保存到根据基地址和偏移地址计算出的缓存地址中，保证了计算结果的正确性。
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公开(公告)号：CN111240598B
公开(公告)日：2021-07-13
申请号：CN202010044024.2
申请日：2020-01-15
Applicant: 西安交通大学
Abstract: 本发明公开了一种基于软硬件结合方式的大容量快速NandFlash存储实现方法，包括以下步骤：根据NandFlash特性结合控制器的双缓存区块特点，优化NandFlash的读写方式，采用并行化读写方式控制多块NandFlash；在实现上，对处理器的局部总线控制器的时序和命令进行解析，在FPGA芯片内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选；修改软件驱动程序，使修改后的软件驱动程序对单片存储器的串行访问命令变成对两片NandFlash芯片的交替访问，利用NandFlash芯片访问的等待时间，交替进行对缓存区块的读写访问，该方法能够有效的提高NandFlash存储器的读写速度。
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公开(公告)号：CN108776594B
公开(公告)日：2021-02-09
申请号：CN201810569188.X
申请日：2018-06-05
Applicant: 西安交通大学
Abstract: 本发明公开了一种适用于处理器实时控制的软件编程及其汇编链接方法，包括以下步骤：将所有函数划分为若干组，汇编器对每个函数定义进行词法及语法分析，并将每个函数的信息均记录于函数信息链表中，其中，每个函数的信息为函数信息链表中的一个节点；同时对每个函数组定义进行分析，将每个函数组的信息记录于函数组信息链表，该方法能够动态调整处理器逻辑地址与物理地址的映射。
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公开(公告)号：CN111240598A
公开(公告)日：2020-06-05
申请号：CN202010044024.2
申请日：2020-01-15
Applicant: 西安交通大学
Abstract: 本发明公开了一种基于软硬件结合方式的大容量快速NandFlash存储实现方法，包括以下步骤：根据NandFlash特性结合控制器的双缓存区块特点，优化NandFlash的读写方式，采用并行化读写方式控制多块NandFlash；在实现上，对处理器的局部总线控制器的时序和命令进行解析，在FPGA芯片内部重新映射部分局部总线控制下的空闲物理地址空间，在FPGA芯片内实现对多片NandFlash芯片的复合片选；修改软件驱动程序，使修改后的软件驱动程序对单片存储器的串行访问命令变成对两片NandFlash芯片的交替访问，利用NandFlash芯片访问的等待时间，交替进行对缓存区块的读写访问，该方法能够有效的提高NandFlash存储器的读写速度。
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Patent Agency Ranking
公开(公告)号：CN111198843A
公开(公告)日：2020-05-26
申请号：CN201911319133.4
申请日：2019-12-19
Applicant: 西安交通大学
Abstract: 本发明公开了一种基于应用处理器片上总线控制的文件系统写加速方法，包括以下步骤：调用文件系统的open()函数创建文件，获得文件句柄；调用文件系统的write()函数向文件中写入传感器数据，文件系统按固定文件大小向存储器中写入数据，其中，单次写入按Page大小进行，写入过程中文件系统仅生成Page的Tags信息，驱动层将Page的Tags信息拷贝至控制器的缓冲区；当处理器获得数据写开始信号时，则开始监听片上总线的数据；协处理器获取片上总线Page并暂存，然后将外设数据缓冲区内的数据按固定大小替换Page数据区，并向存储器发送替换后的Page；当剩余写入文件大小小于等于0时，则文件写入结束；文件系统调用close()函数关闭该文件，该方法能够加速文件系统的存储性能。
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公开(公告)号：CN110097581A
公开(公告)日：2019-08-06
申请号：CN201910350982.X
申请日：2019-04-28
Applicant: 西安交通大学
Abstract: 本发明提供的基于点云配准ICP算法构建K-D树的方法，该方法将点云空间划分为多个子空间，定义存在数据点的子空间为有效子空间，针对有效子空间建立K-D树，以此来降低点云K-D树的复杂度，加快硬件构建K-D树的速度，同时减轻硬件的存储负担。该方法用直接存储方式来存储点云数据，根据子空间坐标直接获取该子空间内所有数据的地址，以此利用硬件并行处理的优势加快最近邻查询，该方法为加速迭代最近点算法的硬件系统提供了解决方案。
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公开(公告)号：CN110097174A
公开(公告)日：2019-08-06
申请号：CN201910323955.3
申请日：2019-04-22
Applicant: 西安交通大学
Abstract: 本发明公开了一种基于FPGA和行输出优先的卷积神经网络实现方法、系统及装置，包括：初始化FPGA的可编辑资源，生成输入缓存模块、输出缓存模块、PE阵列模块和池化模块；其中，输入缓存模块包括图像缓存模块、权值缓存模块和偏置缓存模块；通过FPGA的通信模块加载待处理图像数据、权值及偏置，并存储于FPGA的内存存储器；将卷积计算分组，逐组进行卷积计算并累加，获得整个卷积计算的计算结果；获得的计算结果通过FPGA的通信模块输出。本发明采用行输出优先的分组处理方法，可根据不同卷积神经网络模型结构调整特征参数，便于硬件与软件模型的匹配；基于资源有限的FPGA，可完整实现CNN多层卷积全流程的计算。
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公开(公告)号：CN103269159B
公开(公告)日：2016-04-27
申请号：CN201310180385.X
申请日：2013-05-15
Applicant: 西安交通大学
IPC: H02M3/10
Abstract: 本发明公开了一种电压模控制DC-DC模式自动转换电路，包括功率级电路、反馈网络、PWM产生级、模式转换电路、控制逻辑电路;功率级电路分别为模式转换电路和反馈网络提供采样电压VSW和输出电压VOUT;反馈网络为模式转换电路和PWM产生级提供反馈电压VFB;PWM产生级为模式转换电路和控制逻辑提供时钟信号Clk和PWM信号VPWM;模式转换电路为控制逻辑电路提供模式转换逻辑电平VM;控制逻辑电路为功率级提供功率管开关逻辑信号VD。本发明采用了电压采样电路，使得电压模DC-DC转换器避免了对电流采样电路的依赖，并且使得模式切换平稳过渡，避免误触发的发生使电路在轻、重载模式之间震荡。本发明可用于集成电路。
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公开(公告)号：CN103152047B
公开(公告)日：2015-12-09
申请号：CN201210585661.6
申请日：2012-12-28
Applicant: 西安交通大学
IPC: H03M1/12
Abstract: 本发明公开了一种流水线ADC中1.5位子ADC链温度计码的分级编码方法，是将流水线ADC链中的1.5位子ADC每相邻两级分为一组，两两分组组成多个基本编码单元，每个基本编码单元都是将其包含的两级1.5位子ADC的四位温度计码预先编码，得到多组三位二进制码，以三位二进制码为基本单元，经延时对准模块后，再按照权重将这些三位二进制码进行移位相加得到最终结果；或者将这些三位二进制码按从后向前的方式，再次进行分组预编码，最后将分组后编码得到的二进制码仍按权值大小移位相加，实现最终编码。该方法能够在不增加设计复杂度和硬件开销的前提下，解决现有编码方法在高速、高精度流水线ADC中应用时的不足。
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