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公开(公告)号：CN116490003A
公开(公告)日：2023-07-25
申请号：CN202210041541.3
申请日：2022-01-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种存储器阵列，其包含至少一带区域、至少两个子阵列、多个交错的虚设磁存储元件以及多个位线结构。带区域包含多个源极线带和多个字线带，两个子阵列包含多个交错的主动磁存储元件，且两个子阵列被带区域分开。多个交错的虚设磁存储元件设置在带区域内。多个位线结构设置在两个子阵列中，且各位线结构直接连接且设置在多个交错的主动磁存储元件中的至少一个之上。
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公开(公告)号：CN111106235B
公开(公告)日：2023-07-11
申请号：CN201811267036.0
申请日：2018-10-29
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一金属间介电层于一基底上，然后形成一金属内连线于金属间介电层内，形成一下电极层于金属间介电层上，其中下电极层包含一浓度梯度，形成一自由层于下电极层上，形成一上电极层于自由层上，再图案化该上电极层、该自由层以及该下电极层以形成一磁性隧穿接面(magnetic tunneling junction,MTJ)。
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公开(公告)号：CN114566517A
公开(公告)日：2022-05-31
申请号：CN202011354032.3
申请日：2020-11-27
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件，其应用于物联网，该半导体元件主要包含一阵列区域设于基底上以及一圈虚置磁性隧穿结(magnetic tunneling junction,MTJ)图案环绕该阵列区域，其中虚置MTJ图案又包含多个MTJ以及一圈金属内连线图案重叠MTJ并环绕阵列区域。此外半导体元件另包含一间隙设于该阵列区域以及该圈虚置MTJ图案之间。
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公开(公告)号：CN114361201A
公开(公告)日：2022-04-15
申请号：CN202011088594.8
申请日：2020-10-13
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体装置，其包括基底、第一介电层、第二介电层以及第三介电层。第一介电层设置在基底上，第一介电层环绕第一金属内连线。第二介电层设置在第一介电层上，环绕插塞以及第二金属内连线，第二金属内连线直接接触第一金属内连线。第三介电层设置在第二介电层上，环绕第一磁隧穿结结构以及第三金属内连线，第三金属内连线直接接触第一磁隧穿结结构以及第二金属内连线，第一磁隧穿结结构直接接触插塞。本发明的半导体装置可整合一般磁性随机存储装置的逻辑区域以及虚设磁性随机存储装置区域，有效缩小布局图案。
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公开(公告)号：CN114335068A
公开(公告)日：2022-04-12
申请号：CN202011058791.5
申请日：2020-09-30
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧穿结(magnetic tunneling junction,MTJ)于基底上的MRAM区域，然后形成一第一金属间介电层环绕MTJ，形成一图案化掩模于基底上的逻辑区域，进行氮化制作工艺将部分第一金属间介电层转换为一氮化层于MTJ上，形成第一金属内连线于逻辑区域上，形成一停止层于第一金属间介电层上，形成一第二金属间介电层于停止层上，再形成一第二金属内连线于第二金属间介电层内并连接MTJ。
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Patent Agency Ranking
公开(公告)号：CN113809117A
公开(公告)日：2021-12-17
申请号：CN202010546950.X
申请日：2020-06-16
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，主要先形成一磁性隧穿结(magnetic tunneling junction,MTJ)堆叠结构于一基底上，其中MTJ堆叠结构包含一固定层设于基底上、一阻障层设于固定层上以及一自由层设于阻障层上。然后形成一上电极于MTJ堆叠结构上，去除上电极、自由层以及阻障层，形成第一遮盖层于上电极、自由层以及阻障层上，再去除第一遮盖层以及固定层以形成一MTJ以及一间隙壁于MTJ旁。
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公开(公告)号：CN113594087A
公开(公告)日：2021-11-02
申请号：CN202010361265.X
申请日：2020-04-30
Applicant: 联华电子股份有限公司
IPC: H01L21/768 , H01L27/22 , H01L23/532
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一磁性隧道结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一金属间介电层环绕MTJ，形成第一金属内连线于MTJ旁，形成一停止层于第一金属间介电层上，去除停止层以形成一开口，再形成一通道层于开口内并电连接MTJ以及第一金属内连线。
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公开(公告)号：CN112713239A
公开(公告)日：2021-04-27
申请号：CN201911015837.2
申请日：2019-10-24
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种包括埋入式磁阻式随机存取存储器的半导体装置的制作方法，包括：提供半导体结构，包括存储器区域和逻辑区域，其中半导体结构包括第一层间介电层和设置于第一层间介电层上的至少一磁阻式随机存取存储器单元，磁阻式随机存取存储器单元会被设置于存储器区域内；沉积第二层间介电层，覆盖住第一层间介电层和磁阻式随机存取存储器单元；沉积掩模层，顺向性地覆盖住第二层间介电层；施行平坦化制作工艺，以去除位于存储器区域内的该掩模层；以及在施行平坦化制作工艺之后，去除位于逻辑区域内的掩模层。
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公开(公告)号：CN112310144A
公开(公告)日：2021-02-02
申请号：CN201910688355.7
申请日：2019-07-29
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体结构及其制作方法，其中该半导体结构的制作方法包括提供一基底，该基底包括一逻辑元件区以及一存储器元件区，接着于该基底上形成一第一介电层，再于该存储器元件区的该第一介电层上形成多个存储器堆叠结构，然后形成一绝缘层共型地覆盖该些存储器堆叠结构以及该第一介电层，之后进行一回蚀刻制作工艺以蚀刻移除部分该绝缘层，但不显露出任一该存储器堆叠结构。回蚀刻制作工艺之后，形成一第二介电层，填满该些存储器堆叠结构之间的间隙。
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公开(公告)号：CN111564468A
公开(公告)日：2020-08-21
申请号：CN201910114096.7
申请日：2019-02-14
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该半导体元件包含一金属氧化物半导体晶体管设于一基底上，一层间介电层设于该金属氧化物半导体晶体管上，以及一磁性隧穿结(magnetic tunneling junction,MTJ)设于该层间介电层上，其中MTJ上表面包含一倒V形且MTJ上表面是电连接至金属氧化物半导体晶体管的一源极/漏极区域。
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