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公开(公告)号：CN104795093B
公开(公告)日：2017-07-04
申请号：CN201510189801.1
申请日：2015-04-21
Applicant: 福州大学
IPC: G11C11/16
CPC classification number: G11C11/161 , G11C11/1673 , G11C11/1693
Abstract: 本发明涉及一种基于折叠式比较器的低功耗读取电路及控制方法。所述读取电路，包括折叠式共源共栅比较器及与该折叠式共源共栅比较器连接的控制电路、并行磁隧道结、控制逻辑电路和反相器，所述控制电路与所述并行磁隧道结连接，所述反相器还连接有第一D触发器和第二D触发器，还包括一时钟输出模块，所述时钟输出模块的第一时钟信号输出端和第二时钟信号输出端分别与所述第一D触发器和第二D触发器的时钟控制输入端连接。本发明提供的读取电路可以有效的提高读取速度，同时通过增加控制电路，节省了待机时工作电路的功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。
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公开(公告)号：CN103346780B
公开(公告)日：2016-06-01
申请号：CN201310234237.1
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K19/20
Abstract: 本发明利用新型纳米电子器件单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，提出了一个基于SET/MOS混合结构的可复用逻辑门。通过偏置输入端和控制端，该逻辑单元就能够实现或、或非、与、与非、异或、同或所有的二输入逻辑功能，而不需要改变电路的器件参数，仅消耗3个PMOS管，3个NMOS管和3个SET。该可复用逻辑门结构简单、功耗低、集成度高，具有较高的可重构特性，有望在将来的低功耗、高集成度的超大规模集成电路中得到应用。
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公开(公告)号：CN104807562A
公开(公告)日：2015-07-29
申请号：CN201510230612.4
申请日：2015-05-08
Applicant: 福州大学
IPC: G01K15/00
Abstract: 本发明提供了一种基于labview的温度传感芯片测试系统，该系统包括一FPGA模块、一搭载模块、一数据采集模块、一数据处理模块、一温箱及一自动温控模块；所述FPGA模块向待测芯片提供时序信号和激励信号；待测芯片搭载于搭载模块上；所述数据采集模块采集待测芯片的输出数据；所述数据处理模块对数据采集模块采集的数据进行数据处理；所述自动温控模块由FPGA模块控制；所述FPGA模块、搭载模块及自动温控模块设置于温箱内，所述数据采集模块及数据处理模块设置于温箱外；所述数据处理模块包括一labview模块。本发明设备少，搭建简单，几乎零操作，可实现自动完成数据的采集处理，能大大的提高芯片测试的效率、准确性。
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公开(公告)号：CN102611429B
公开(公告)日：2015-05-06
申请号：CN201210001121.9
申请日：2012-01-05
Applicant: 福州大学
IPC: H03K19/094
Abstract: 本发明涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构的加法器，其仅由2个阈值逻辑门和1个反相器构成,共消耗3个PMOS管，3个NMOS管和3个SET。输入输出电压间具有较好的兼容性，输出电压摆幅为0.67V，有利于驱动下一级的电路，能够与其它电路进行集成设计。整个电路的平均功耗仅为20nW。与传统的基于CMOS技术的加法器相比，电路功耗明显下降，管子数目得到了一定的减少，电路结构得到了进一步的简化。该加法器能够作为一个基本的算术单元，在数字信号处理器，微处理器，微控制器以及存储器等系统中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。
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Patent Agency Ranking
公开(公告)号：CN102545881B
公开(公告)日：2014-10-01
申请号：CN201210001125.7
申请日：2012-01-05
Applicant: 福州大学
IPC: G06F7/523 , H03K19/094
Abstract: 本发明涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构2位乘法器仅由5个阈值逻辑门，1个反相器和1个异或门构成，共消耗7个PMOS管，7个NMOS管和6个SET。整个电路的平均功耗仅为46nW。与基于布尔逻辑的CMOS乘法器相比，管子数目大大减少，功耗显著降低，电路结构得到了进一步的简化，有利于节省芯片的面积，提高电路的集成度，有望在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。
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公开(公告)号：CN103346780A
公开(公告)日：2013-10-09
申请号：CN201310234237.1
申请日：2013-06-13
Applicant: 福州大学
IPC: H03K19/20
Abstract: 本发明利用新型纳米电子器件单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，提出了一个基于SET/MOS混合结构的可复用逻辑门。通过偏置输入端和控制端，该逻辑单元就能够实现或、或非、与、与非、异或、同或所有的二输入逻辑功能，而不需要改变电路的器件参数，仅消耗3个PMOS管，3个NMOS管和3个SET。该可复用逻辑门结构简单、功耗低、集成度高，具有较高的可重构特性，有望在将来的低功耗、高集成度的超大规模集成电路中得到应用。
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公开(公告)号：CN103279322A
公开(公告)日：2013-09-04
申请号：CN201310236890.1
申请日：2013-06-13
Applicant: 福州大学
IPC: G06F7/50
Abstract: 本发明利用单电子晶体管与MOS管混合结构所具有的库仑阻塞振荡效应和多栅输入特性，实现了基于阈值逻辑的超前进位加法器。由于阈值逻辑强大的逻辑功能，该电路仅由10个阈值逻辑门构成，整个电路仅消耗30个器件。与传统的纯CMOS超前进位加法器相比而言，该阈值逻辑型超前进位加法器的电路结构大大简化，管子数目显著减少，电路功耗进一步下降。该阈值逻辑型超前进位加法器有望在微处理器、数字信号处理器等领域中得到应用，有利于进一步降低电路功耗，节省芯片面积，提高电路的集成度。
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公开(公告)号：CN102571076A
公开(公告)日：2012-07-11
申请号：CN201210001122.3
申请日：2012-01-05
Applicant: 福州大学
Abstract: 本发明涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构的7-3计数器，包括一个七输入阈值逻辑门、一个八输入阈值逻辑门和一个九输入阈值逻辑门；该电路仅由3个阈值逻辑门和2个反相器构成,共消耗5个PMOS管，5个NMOS管和3个SET。而基于布尔逻辑的CMOS7-3计数器则要消耗194个晶体管。整个电路的平均功耗仅为6.92nW。相比而言，本发明提出的7-3计数器管子数目大大减少，电路功耗显著降低，电路结构得到了进一步的简化，有望应用于乘法器、多输入加法器以及数字信号处理器中。
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公开(公告)号：CN111654288B
公开(公告)日：2024-06-25
申请号：CN202010707848.3
申请日：2020-07-18
Applicant: 福州大学
IPC: H03M1/38
Abstract: 本发明涉及一种用于SAR ADC的二级全动态比较器及其工作方法。所述比较器包括第一级带电流源动态预放大器的两电压输入端作为比较器的两电压输入端，第一级带电流源动态预放大器两输出端经第二级动态偏置型预放大器与SA动态锁存器的两输入端连接，SA动态锁存器的两输出端作为比较器的两输出端，三个模块的时钟信号端相连接作为比较器的第一时钟信号端CLKC，第二级动态偏置型预放大器还包括一第二时钟信号端作为比较器的第二时钟信号端CLKCB，且CLKC与CLKCB输入的是一对反相时钟信号，所述第一级带电流源动态预放大器还包括两个偏置电压输入端。本发明无需考虑静态功耗，减小失调带来的影响，减小输入噪声，并使用二级动态预放大器提高增益和线性度。
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