一种OTN网络中客户业务时钟提取的实现方法

    公开(公告)号:CN102833063A

    公开(公告)日:2012-12-19

    申请号:CN201210303087.0

    申请日:2012-08-24

    CPC classification number: H04J3/062 H04J3/1652

    Abstract: 本发明涉及一种OTN网络中客户业务时钟提取的实现方法,采用统计控制加上外挂数字频率合成器,第一步,对OTN网络解帧出的客户业务在OTN系统时钟下进行同步平滑处理,使客户业务数据比较均匀;第二步,统计并比较平滑后数据量与客户业务发送数据量,通过加权算法结合FIFO缓存冗余度来控制时钟调整信息,第三步,将时钟调整信息转化为外挂数字频率合成器需要的精确频率调整信息,精准控制外挂数字频率合成器产生业务发送时钟。本发明所述的实现方法,实现难度小,实施起来成本低;时钟提取过程主要通过统计来控制,不依赖于缓存工作状态,安全可靠;统计过程中遇到异常会及时过滤,设备级联时不会引起迭代效应,提取的时钟质量更好。

    DRAM存储控制方法及装置

    公开(公告)号:CN101788963B

    公开(公告)日:2012-05-02

    申请号:CN201010126558.6

    申请日:2010-03-18

    Inventor: 冯波 张涛 陶志飞

    Abstract: 本发明公开了一种DRAM存储控制方法及装置,该方法包括:A10、对读、写请求解码,并根据BANK地址重新排列成多个基于各BANK的读、写请求队列;A20、分别对读、写请求进行仲裁;A30分别生成各自的读、写请求命令以及激活命令和/或预充电命令;A40、将读、写请求命令送至命令总线,并在满足DRAM读、写保护时限的前提下,在该BANK读、写请求队列中的读、写命令请求命令之前插入其他BANK读、写请求队列中的读、写命令请求的激活命令和/或预充电命令。本发明,将激活指令和预充电指令可以完全隐藏在数据传输过程中,表面上DRAM数据总线一直在进行数据传输,因此大大提高了DRAM的总线效率。

    一种OTN中GMP映射产生Cn值的方法

    公开(公告)号:CN105792031B

    公开(公告)日:2019-01-11

    申请号:CN201610128728.1

    申请日:2016-03-08

    Abstract: 一种OTN中GMP映射产生Cn值的方法,涉及通信领域,包括:在每一个周期内,分别统计对端以及本地低阶ODU信号的速率信息统计值;从第二个周期开始,每个周期产生一个差异值;将每个周期的差异值与上个周期的滤波结果做差,得到滤波差值;将滤波差值放大到预先配置好的滤波系数倍,得到调整值;将每个周期的调整值与之前周期的调整值累加,得到积分值;当一个周期的积分值大于255时,滤波值为1,该周期的Cn值=标称的Cn值+滤波值;否则,滤波值为0,该周期的Cn值=标称的Cn值。本发明对电路消耗资源小,电路结构不会因为映射对象变动而变动,降低Cn值的抖动性。

    一种计算高速网络中CRC值的方法及系统

    公开(公告)号:CN105119694A

    公开(公告)日:2015-12-02

    申请号:CN201510575502.1

    申请日:2015-09-11

    CPC classification number: H04L1/0061

    Abstract: 本发明公开了一种计算高速网络中CRC值的方法及系统,涉及数字通信系统的循环冗余校验技术领域。该方法包括以下步骤:判断待计算数据块中,有效净荷的长度是否小于待计算数据块的长度,若是,对待计算数据块进行数据的移位和补0操作;按照均等的位宽,将待计算数据块分成N个数据切片;采用并行计算CRC算法,同时计算N个数据切片的CRC值;将计算得到的N个数据切片的CRC值分别输入对应的相对位置系数矩阵,得到N个输出值;将N个输出值做按位异或运算,合并得到待计算数据块的CRC终值。本发明能够快速、实时地计算出当前数据的CRC值,满足高速网络线路上数据传输速率要求。

    OTN分组交换系统中SAR接收队列缓存的控制装置及方法

    公开(公告)号:CN103873384A

    公开(公告)日:2014-06-18

    申请号:CN201410047736.4

    申请日:2014-02-11

    Abstract: 本发明公开了一种OTN分组交换系统中SAR接收队列缓存的控制装置及方法,涉及通信领域,该控制装置位于OTN分组交换系统的重组模块中,控制装置包括分别与OTN分组交换系统中的包交换模块相连的包延迟流控模块和硬件数据流控模块,包延迟流控模块包括硬件包延迟流控时间寄存器Pdv_time、硬件包延迟流控请求寄存器Pdv_req,硬件数据流控模块包括硬件数据流控使能寄存器ILK_EN、硬件启动流控水线寄存器ILK_START、硬件关闭流控水线寄存器ILK_END。本发明能有效稳定SAR接收队列缓存容量变化范围,降低芯片设计成本;在重组端有效还原切片模块的输出包络,降低对下级缓存的冲击,保证整个分组交换系统的稳定性。

    DRAM存储控制方法及装置

    公开(公告)号:CN101788963A

    公开(公告)日:2010-07-28

    申请号:CN201010126558.6

    申请日:2010-03-18

    Inventor: 冯波 张涛 陶志飞

    Abstract: 本发明公开了一种DRAM存储控制方法及装置,该方法包括:A10、对读、写请求解码,并根据BANK地址重新排列成多个基于各BANK的读、写请求队列;A20、分别对读、写请求进行仲裁;A30、分别生成各自的读、写请求命令以及激活命令和/或预充电命令;A40、将读、写请求命令送至命令总线,并在满足DRAM读、写保护时限的前提下,在该BANK读、写请求队列中的读、写命令请求命令之前插入其他BANK读、写请求队列中的读、写命令请求的激活命令和/或预充电命令。本发明,将激活指令和预充电指令可以完全隐藏在数据传输过程中,表面上DRAM数据总线一直在进行数据传输,因此大大提高了DRAM的总线效率。

    用于网络类核心芯片技术开发的通用验证平台及方法

    公开(公告)号:CN105162658B

    公开(公告)日:2018-02-13

    申请号:CN201510581469.3

    申请日:2015-09-11

    Abstract: 本发明公开了一种用于网络类核心芯片技术开发的通用验证平台及方法,涉及网络类核心芯片技术领域。该平台包括电源模块、CPU模块、FPGA模块、时钟模块、PLL模块、DDS模块、交叉模块、FPGA模块、背板信号连接器、光模块和RJ45连接器;所述CPU模块分别通过时钟模块、PLL模块、DDS模块、交叉模块与FPGA模块相连,FPGA模块与RJ45连接器相连;所述交叉模块分别与背板信号连接器、光模块相连。光模块包括SFP光模块连接器和XFP光模块连接器;背板信号连接器包括兼容的高速连接器和低速连接器;RJ45连接器包括2个RJ45接口。本发明能够通过通用的验证平台对多类芯片进行验证,使用成本较低,资源利用比较合理。

    用于Interlaken增强型调度的切包装置及方法

    公开(公告)号:CN103560982A

    公开(公告)日:2014-02-05

    申请号:CN201310528424.0

    申请日:2013-10-31

    Abstract: 本发明公开了一种用于Interlaken增强型调度的切包装置及方法,涉及集成电路领域,该方法包括以下步骤:数据包接收模块将输入数据包写入切片数据缓存中,同时,切片计算模块计算每个切片的长度,将计算出的切片信息存入切片信息缓存中;切片发送模块将切片信息缓存中的切片信息读出,并按照以上信息将数据从切片数据缓存中读出,并标记切片头尾信息,完成数据包切片过程,再将以上切片及切片头尾信息转换为Interlaken所需的并行总线接口格式。本发明在不需要预先确定输入数据包长的情况下,能够按照Interlaken超强型调度的要求进行数据包切割,显著提高切包效率,有效节省数据缓存空间,降低设备成本。

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