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公开(公告)号：CN102012872B
公开(公告)日：2012-05-02
申请号：CN201010556045.9
申请日：2010-11-24
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明涉及一种用于嵌入式系统的二级缓存控制方法及装置，具体步骤如下：向端口仲裁和冲突检测模块发出写请求和/或读请求和/或预读请求；端口仲裁和冲突检测模块接收各请求后，仲裁出一个请求到下游模块，并给出响应到对应的上游模块；如果仲裁出读请求或预读请求，区分读命中或读不命中后，执行相应操作；如果仲裁出写请求，区分写命中或写不命中后，执行相应操作。本发明所述方法及装置，在嵌入式微处理器的指令地址连续时，将未来要读的数据通过预读操作，提前把数据从片外动态随机存储器中预读回来，除去数据流的首延迟，后续数据流中间无延迟，大大提高了嵌入式系统的效率并降低成本。
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公开(公告)号：CN102012872A
公开(公告)日：2011-04-13
申请号：CN201010556045.9
申请日：2010-11-24
Applicant: 烽火通信科技股份有限公司
Abstract: 本发明涉及一种用于嵌入式系统的二级缓存控制方法及装置，具体步骤如下：向端口仲裁和冲突检测模块发出写请求和/或读请求和/或预读请求；端口仲裁和冲突检测模块接收各请求后，仲裁出一个请求到下游模块，并给出响应到对应的上游模块；如果仲裁出读请求或预读请求，区分读命中或读不命中后，执行相应操作；如果仲裁出写请求，区分写命中或写不命中后，执行相应操作。本发明所述方法及装置，在嵌入式微处理器的指令地址连续时，将未来要读的数据通过预读操作，提前把数据从片外动态随机存储器中预读回来，除去数据流的首延迟，后续数据流中间无延迟，大大提高了嵌入式系统的效率并降低成本。
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公开(公告)号：CN101788963B
公开(公告)日：2012-05-02
申请号：CN201010126558.6
申请日：2010-03-18
Applicant: 烽火通信科技股份有限公司
IPC: G06F13/18
Abstract: 本发明公开了一种DRAM存储控制方法及装置，该方法包括：A10、对读、写请求解码，并根据BANK地址重新排列成多个基于各BANK的读、写请求队列；A20、分别对读、写请求进行仲裁；A30分别生成各自的读、写请求命令以及激活命令和/或预充电命令；A40、将读、写请求命令送至命令总线，并在满足DRAM读、写保护时限的前提下，在该BANK读、写请求队列中的读、写命令请求命令之前插入其他BANK读、写请求队列中的读、写命令请求的激活命令和/或预充电命令。本发明，将激活指令和预充电指令可以完全隐藏在数据传输过程中，表面上DRAM数据总线一直在进行数据传输，因此大大提高了DRAM的总线效率。
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公开(公告)号：CN101788963A
公开(公告)日：2010-07-28
申请号：CN201010126558.6
申请日：2010-03-18
Applicant: 烽火通信科技股份有限公司
IPC: G06F13/18
Abstract: 本发明公开了一种DRAM存储控制方法及装置，该方法包括：A10、对读、写请求解码，并根据BANK地址重新排列成多个基于各BANK的读、写请求队列；A20、分别对读、写请求进行仲裁；A30、分别生成各自的读、写请求命令以及激活命令和/或预充电命令；A40、将读、写请求命令送至命令总线，并在满足DRAM读、写保护时限的前提下，在该BANK读、写请求队列中的读、写命令请求命令之前插入其他BANK读、写请求队列中的读、写命令请求的激活命令和/或预充电命令。本发明，将激活指令和预充电指令可以完全隐藏在数据传输过程中，表面上DRAM数据总线一直在进行数据传输，因此大大提高了DRAM的总线效率。
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