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公开(公告)号：CN109417088B
公开(公告)日：2021-09-14
申请号：CN201780041566.0
申请日：2017-06-29
IPC: H01L29/06 , H01L29/12 , H01L29/47 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 关于框状部(32)及p型保护环(21)中的单元部侧与其他部分相比间隔窄，将使间隔变窄的部分设为点线部(211、322)。这样，使框状部(32)及p型保护环(21)中的单元部侧的间隔变窄，从而将单元部侧的电场集中缓和，使得等电位线更朝向外周侧。此外，通过设置点线部(211、322)，在单元部、连接部及保护环部，减少每单位面积的沟槽的形成面积的差，使形成在单元部、连接部及保护环部之上的p型层的厚度均匀化。由此，当将p型层进行回蚀时，能够抑制p型层作为残渣残留在保护环部。
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公开(公告)号：CN112262478A
公开(公告)日：2021-01-22
申请号：CN201980020140.6
申请日：2019-03-19
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/20 , H01L21/336 , H01L29/12 , H01L29/739
Abstract: 使JFET部(2a)为高浓度，并且由配置于其两侧的第二导电型区域(3、5、6、8、61)夹着JFET部而形成窄幅的结构。而且，以在成为了比正常动作时的漏极电压Vd稍高的电压时JFET部被夹断的方式，设定JFET部的宽度与JFET部及第二导电型区域的杂质浓度。
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公开(公告)号：CN107615492B
公开(公告)日：2020-09-29
申请号：CN201680030119.0
申请日：2016-04-05
IPC: H01L29/78 , H01L21/20 , H01L21/265 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 半导体装置具有：基板(1)，其包括外周区域和具有半导体元件的单元区域；以及所述基板上的漂移层(2)。半导体元件具备基极区域(3)、源极区域(4)、沟槽栅构造、比栅极沟槽深的深层(5)、源极电极(11)、以及漏极电极(12)。外周区域具有使所述漂移层露出的凹部(20)、以及保护环层(21)，保护环层具有在露出了的所述漂移层的表面包围所述单元区域的多个框形状的保护环沟槽(21c)、以及配置于保护环沟槽内的第1保护环(21a)。所述深沟槽的宽度和所述保护环沟槽的宽度。
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公开(公告)号：CN109417089A
公开(公告)日：2019-03-01
申请号：CN201780041585.3
申请日：2017-06-29
IPC: H01L29/06 , H01L29/12 , H01L29/47 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 与相邻的p型保护环(21)彼此的间隔对应地设定p型保护环(21)的宽度，使得p型保护环(21)彼此的间隔越大则宽度越大。另外，使框状部(32)的宽度基本上与p型深层(5)的宽度相等，并使框状部(32)彼此的间隔与p型深层(5)彼此的间隔相等。由此，能够在单元部、连接部以及保护环部减小每单位面积的沟槽(5a、21a、30a)的形成面积的差。因此，在形成p型层(50)时，进入每单位面积的沟槽(5a、21a、30a)内的p型层(50)的量的差也变小，能够使p型层(50)的厚度均匀化。
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公开(公告)号：CN104247026A
公开(公告)日：2014-12-24
申请号：CN201380020079.8
申请日：2013-04-17
IPC: H01L29/78 , H01L21/336 , H01L29/12
CPC classification number: H01L29/4236 , H01L21/044 , H01L21/0465 , H01L21/26513 , H01L21/3065 , H01L21/324 , H01L29/0623 , H01L29/1095 , H01L29/1608 , H01L29/42368 , H01L29/66068 , H01L29/66734 , H01L29/7813
Abstract: 在碳化硅半导体装置中，在沟槽(6)的底部的角部设有p型的SiC层(7)。由此，在MOSFET截止时即使在漏极－栅极间施加电场，p型的SiC层(7)与n-型漂移层(2)之间的PN结部的耗尽层也向n-型漂移层(2)侧较大地延伸，由漏极电压的影响引起的高电压难以进入栅极绝缘膜(8)。因此，能够缓和栅极绝缘膜(8)内的电场集中，能够防止栅极绝缘膜(8)被破坏。该情况下，有时p型的SiC层(7)为浮置状态，但p型的SiC层(7)仅形成在沟槽(6)的底部的角部，与形成在沟槽(6)的整个底部区域的构造相比，形成范围较窄。因此，开关特性的劣化也较小。
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Patent Agency Ranking
公开(公告)号：CN119968935A
公开(公告)日：2025-05-09
申请号：CN202380069825.6
申请日：2023-08-03
Applicant: 株式会社电装
Abstract: 利用宽度较小的外周区实现较高的耐压。一种半导体装置，具有：半导体基板，其具有元件区和外周区；以及上部电极，其在所述元件区内与所述半导体基板的上表面相接。所述元件区具有与所述上部电极相接的p型的主区和配置在所述主区的下侧的n型的元件漂移区。所述外周区具有：p型的多个保护环，其在从上方观察所述半导体基板时呈环状地延伸以将所述元件区多重包围；n型的多个间隔区，其配置在各所述保护环之间；以及n型的外周漂移区，其与所述元件漂移区连续，并且配置在多个所述保护环及多个所述间隔区的下侧。多个所述间隔区中的至少一个是具有比所述元件漂移区高的n型杂质浓度的高浓度间隔区。
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公开(公告)号：CN117276345A
公开(公告)日：2023-12-22
申请号：CN202311330705.5
申请日：2020-02-13
Applicant: 株式会社电装
IPC: H01L29/78 , H01L29/16 , H01L29/08 , H01L29/423 , H01L29/10 , H01L21/02 , H01L29/66 , H01L21/66 , H01L21/04 , H01L29/739 , H01L29/06 , H01L29/12 , H01L21/28
Abstract: 本发明提供碳化硅半导体装置的制造方法。包括以下工序：使作为测定对象层的n型的碳化硅层外延生长；在使上述碳化硅层外延生长后，使上述碳化硅层的表面电子稳定化；以及在上述表面电子的稳定化后，在涂布电荷而使上述碳化硅层的表面带电后，通过测定上述碳化硅层的表面电位而测定该碳化硅层的n型杂质浓度。
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公开(公告)号：CN109417089B
公开(公告)日：2021-09-28
申请号：CN201780041585.3
申请日：2017-06-29
IPC: H01L29/06 , H01L29/12 , H01L29/47 , H01L29/78 , H01L29/861 , H01L29/868 , H01L29/872
Abstract: 与相邻的p型保护环(21)彼此的间隔对应地设定p型保护环(21)的宽度，使得p型保护环(21)彼此的间隔越大则宽度越大。另外，使框状部(32)的宽度基本上与p型深层(5)的宽度相等，并使框状部(32)彼此的间隔与p型深层(5)彼此的间隔相等。由此，能够在单元部、连接部以及保护环部减小每单位面积的沟槽(5a、21a、30a)的形成面积的差。因此，在形成p型层(50)时，进入每单位面积的沟槽(5a、21a、30a)内的p型层(50)的量的差也变小，能够使p型层(50)的厚度均匀化。
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公开(公告)号：CN111133588A
公开(公告)日：2020-05-08
申请号：CN201880059522.5
申请日：2018-09-17
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336 , H01L29/12
Abstract: 在以一个方向为长度方向的沟槽栅构造的下方，配置具有以与沟槽栅构造交叉的方向为长度方向的JFET部(3)及电场阻挡层(4)的饱和电流抑制层(3、4)。此外，JFET部(3)和电场阻挡层(4)为交替地反复形成的条形状，将JFET部(3)做成具有第1导电型杂质浓度比较高的第1层(3b)和第1导电型杂质浓度比其低的第2层(3c)的结构。
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公开(公告)号：CN110914998A
公开(公告)日：2020-03-24
申请号：CN201880044763.2
申请日：2018-06-21
Applicant: 株式会社电装
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 使沟槽栅构造的长度方向与JFET部(3)中的条状的部分以及电场阻挡层(4)的长度方向为相同方向，使第2导电型的连结层(9)的长度方向与它们交叉。通过这样的结构，能够与连结层(9)无关地设定沟槽栅构造的间隔，与将连结层(9)配置在各沟槽栅之间的情况相比能够更窄。
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