公开(公告)号：CN1967850A

公开(公告)日：2007-05-23

申请号：CN200610160429.2

申请日：2006-11-15

Applicant: 株式会社瑞萨科技

Inventor： 渡边哲也 ,  一法师隆志

IPC: H01L27/12 ,  H01L29/786

CPC classification number: H01L21/84 ,  H01L27/1203 ,  H01L29/78615

Abstract: 本发明提供可防止缺陷的发生和工作耐压的降低且不会在工作特性上产生偏差的半导体装置。PMOS晶体管(P1)中，源极/漏极区沿栅极宽度方向分割成4份，形成具有4个独立的源极区(12)的排列和4个独立的漏极区(13)的排列的结构。在4个源极区(12)间，设置部分槽隔离绝缘膜(PT)以与相对的整个侧面连接，该部分槽隔离绝缘膜(PT)配置成沿沟道纵向横穿并分割栅极(G1)的下方形成的沟道区。设置以较高浓度含有N型杂质的本体固定区(14)，以与源极区(12)的栅极(G1)的相反侧的侧面连接，形成从本体固定区(14)通过阱区(15)来固定本体区(11)的电位的结构。

公开(公告)号：CN1862791A

公开(公告)日：2006-11-15

申请号：CN200610082695.8

申请日：2006-05-12

Applicant: 株式会社瑞萨科技

Inventor： 一法师隆志 ,  堀田胜之 ,  前川繁登

IPC: H01L21/84 ,  H01L21/762

CPC classification number: H01L21/76283

Abstract: 即使制造使用部分隔离和完全隔离组合使用技术进行元件隔离的绝缘隔离结构，可以获得这样的半导体制造方法，使用该方法能够制造出特性和形成于制作了绝缘隔离的SOI层内的半导体元件同样优良的半导体器件。使用被图形化的抗蚀剂和沟槽掩模作为掩模，蚀刻内壁氧化物薄膜和SOI层，形成了穿透SOI层并到达内嵌绝缘层的完全隔离沟槽。尽管此时除去了未在上部形成抗蚀剂的CVD氧化物薄膜的部分，由于氮化硅薄膜受CVD氧化物薄膜保护，氮化硅薄膜的厚度保持不变。接着，在除去抗蚀剂并在整个表面上沉积隔离氧化物薄膜之后，以该氮化硅薄膜作为抛光停止层通过执行CMP处理，在由氮化硅薄膜厚度所规定的高度以良好的厚度精度平整化隔离氧化物薄膜。

公开(公告)号：CN1741277A

公开(公告)日：2006-03-01

申请号：CN200510097641.4

申请日：2005-08-29

Applicant: 株式会社瑞萨科技

Inventor： 一法师隆志 ,  岩松俊明 ,  前川繁登

IPC: H01L27/12 ,  H01L29/786 ,  H01L21/84

CPC classification number: H01L27/1203 ,  H01L21/84

Abstract: 本发明的课题是：在具有主体接触的SOI器件中，使主体接触和主体区之间具有所要的电阻值，并且，抑制该电阻值的离散。在SOI层(3)中与接触(61)连接的部分(即，元件分离绝缘膜(41)下面)，不形成杂质浓度高的P+区，而使SOI层(3)与主体接触(61)实现肖特基结。此外，在主体接触(61)的表面形成势垒金属(61a)，在主体接触(61)和SOI层(3)之间形成由势垒金属(61a)和SOI层(3)起反应形成的硅化物(70)。

公开(公告)号：CN1591877A

公开(公告)日：2005-03-09

申请号：CN200410074878.6

申请日：2004-08-30

Applicant: 株式会社瑞萨科技

Inventor： 平野有一 ,  一法师隆志 ,  前川繁登 ,  新居浩二

IPC: H01L27/11 ,  H01L27/12 ,  H01L21/8244 ,  H01L21/84 ,  H01L29/786

CPC classification number: H01L21/84 ,  H01L27/0207 ,  H01L27/11 ,  H01L27/1108 ,  H01L27/1203 ,  Y10S257/903 ,  Y10S257/904

Abstract: 本发明的课题是，抑制SRAM单元的形成面积的增大并谋求工作的稳定。在SRAM单元的存取MOS晶体管Q5的栅电极33上，形成与字线连接的接触45。接触45穿通元件隔离绝缘膜14，抵达SOI层13。驱动MOS晶体管Q1的体区与第1存取MOS晶体管Q5的体区经元件隔离绝缘膜14下方的SOI层13相互电连接。因而，存取MOS晶体管Q5在其栅电极与体区之间形成用接触45连接的DTMOS结构，接触45还与第1驱动晶体管Q1的体区电连接。

公开(公告)号：CN1577870A

公开(公告)日：2005-02-09

申请号：CN200410054419.1

申请日：2004-07-15

Applicant: 株式会社瑞萨科技

Inventor： 一法师隆志

IPC: H01L27/12 ,  H01L27/04

CPC classification number: H01L27/1203 ,  H01L21/84 ,  H01L23/5227 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 晶体管区域(TR)是配置了包含MOS晶体管(T10)的多个MOS晶体管的区域，而伪区域(DR)是与螺旋形电感器(SI)下方相当的区域，在伪区域(DR)的SOI衬底(SB)的主面内设有多个伪活性层(D1)，还设有覆盖各伪活性层(D1)上的多个伪栅层(D2)。这里，伪活性层(D1)的配置图案和伪栅电极(D2)的配置图案大体上一致，并配置成在伪活性层(D1)上方伪栅电极(D2)正确重叠。从而，提供了防止设有螺旋形电感器的半导体装置中在螺旋形电感器下方发生表面凹陷的更为有效的结构。

公开(公告)号：CN1518115A

公开(公告)日：2004-08-04

申请号：CN200310102725.3

申请日：2003-10-23

Applicant: 株式会社瑞萨科技

Inventor： 一法师隆志

IPC: H01L27/12 ,  H01L29/786

CPC classification number: H01L29/78696 ,  H01L21/84 ,  H01L23/481 ,  H01L23/485 ,  H01L27/1203 ,  H01L29/1054 ,  H01L29/78603 ,  H01L29/78639 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的课题是在半导体基板上形成的半导体器件，提供了可以有效利用半导体基板的特长的半导体器件。在使支撑基板1的晶向 与SOI层3的晶向 一致而形成的SOI衬底上形成P沟道MOS晶体管。然后，借助于设置开口部HL1去除掉其下部的支撑基板，对沟道形成区施加应变。借助于去除掉支撑基板1的一部分，对该部分的上层氧化膜层2和SOI层3施加应变应力。因此，可以对包含MOS晶体管的沟道形成区的SOI层3施加应变，能够提高沟道内的载流子的迁移率。