公开(公告)号：CN103106158B

公开(公告)日：2016-10-26

申请号：CN201210279821.4

申请日：2012-08-08

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  丸龟孝生 ,  辰村光介

IPC: G06F13/16 ,  G06F13/28

CPC classification number: G06F17/30587 ,  G06F12/0292

Abstract: 公开了一种包括键‑值存储的存储器系统。根据一个实施例，包括键‑值存储（该存储包含键‑值数据作为键和对应于该键的值的对）的存储器系统包括第一存储器（14）、控制电路（11）以及第二存储器（12）。第一存储器（14）被配置成包含用于存储数据的数据区域以及包含键‑值数据的表区域。控制电路（11）被配置成通过寻址来执行对第一存储器（14）的写入和读取，并执行基于键‑值存储的请求。第二存储器（12）被配置成根据来自控制电路（11）的指令而存储键‑值数据。控制电路（11）通过使用存储在所述第一存储器（14）中的键‑值数据以及存储在所述第二存储器（12）中的键‑值数据来执行集合操作。

公开(公告)号：CN102929793A

公开(公告)日：2013-02-13

申请号：CN201210279967.9

申请日：2012-08-08

Applicant: 株式会社东芝

Inventor： 丸亀孝生 ,  木下敦宽 ,  辰村光介

IPC: G06F12/06

CPC classification number: G06F17/30982 ,  G06F12/0246 ,  G06F17/30097 ,  G06F17/3012 ,  G06F2212/7201

Abstract: 公开了包括键-值存储的存储器系统。根据一个实施例，包括键-值存储的存储器系统（10）包括接口（11）、存储块（16）、地址获取电路（14）和控制器（13），键-值存储包含作为键和与键相对应的值的对的键-值数据。接口（11）接收数据写入/读取请求或基于键-值存储的请求。存储块（16）具有用于存储数据的数据区域（161）和包含键-值数据的元数据表（162）。地址获取电路（14）响应于键的输入而获取第一地址。控制器（13）执行对存储块（16）的数据写入/读取请求，以及向存储块（16）输出获取的第一地址并执行基于键-值存储的请求。控制器（13）经由接口（11）输出与键相对应的值。

公开(公告)号：CN102708073A

公开(公告)日：2012-10-03

申请号：CN201110274966.0

申请日：2011-09-16

Applicant: 株式会社东芝

Inventor： 辰村光介 ,  木下敦宽 ,  西野弘刚 ,  铃木正道 ,  西义史 ,  丸亀孝生 ,  栗田贵宏

IPC: G06F13/16

CPC classification number: H04L49/253 ,  G06F3/0605 ,  G06F3/0635 ,  G06F3/0656 ,  G06F3/0658 ,  G06F3/0683 ,  H04L12/6418 ,  H04L45/74

Abstract: 本发明提供一种存储装置、存储系统以及数据处理方法。根据一个实施方式,存储装置包括具备多个输入端口、多个输出端口、选择器、包控制器以及存储器的多个存储器节点。上述选择器将输入到上述输入端口的包输出到上述输出端口。上述包控制器控制上述选择器的输出。上述存储器存储数据。上述存储器节点彼此之间通过上述输入端口以及上述输出端口相互地连接。上述存储器节点具有由物理位置确定的物理地址。上述包控制器在接收了不是发给自身的存储器节点的包的情况下，根据至少包含上述包的发送目的地地址和上述自身的存储器节点的地址的信息，切换输出上述包的上述输出端口。

公开(公告)号：CN102473642A

公开(公告)日：2012-05-23

申请号：CN200980160136.6

申请日：2009-07-08

Applicant: 株式会社东芝

Inventor： 辰村光介 ,  木下敦宽

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L29/66742 ,  H01L29/045 ,  H01L29/1054 ,  H01L29/267 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/785 ,  H01L29/78681 ,  H01L29/78684

Abstract: 一种半导体装置的制造方法，该半导体装置在MISFET的沟道区域使用高迁移率沟道材料，该制造方法包括：在表面部具有与表面垂直的方向的结晶方位为[110]方向的Si1-xGex(x＜0.5)的支撑基板的表面部上，以使栅极长度方向的端部的面方位成为与上述[110]方向正交的{111}面的方式形成伪栅极的工序；将伪栅极用作掩模，在基板的表面部形成源极/漏极区域的工序；在伪栅极的侧部埋入形成绝缘膜的工序；将绝缘膜用作掩模，去除伪栅极，进而去除基板的源极/漏极区域间的工序；在源极/漏极区域间生长III-V族半导体或Ge构成的沟道区域的工序；以及在沟道区域上隔着栅极绝缘膜形成栅极电极的工序。