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公开(公告)号：CN119182366A
公开(公告)日：2024-12-24
申请号：CN202411686981.X
申请日：2024-11-25
Applicant: 安徽大学
IPC: H03B5/12
Abstract: 本申请涉及一种LC振荡器及其开关电路和调节控制方法，其中，该LC振荡器的开关电路包括两组开关阵列；每组开关阵列包括多个并联的第二可变电容，其中一组开关阵列中每个第二可变电容的输出端均连接谐振腔的第一输出节点，另一组开关阵列中每个第二可变电容的输出端均连接谐振腔的第二输出节点；任意一组开关阵列中，各个第二可变电容的尺寸呈倍增关系且最小的第二可变电容的尺寸是第一可变电容的尺寸的目标倍数，目标倍数小于1，按照尺寸从小至大的顺序，各个第二可变电容的控制端依次接入低位控制字至高位控制字。本发明采用可变电容替换传统开关阵列中的金属电容，解决了目前LC振荡器开关电容阵列的性能不理想的问题。
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公开(公告)号：CN118350427A
公开(公告)日：2024-07-16
申请号：CN202410457637.7
申请日：2024-04-16
Applicant: 安徽大学
Abstract: 本发明公开了一种多功能可重构神经元电路，包括衬底、输出电阻Rout层、电容C1介质层、忆阻器、隔离层、电容C2介质层和沉积电阻Rs，其中在衬底上制备Rout层，并与电容C1介质层串联后，再和忆阻器串联，得到电路的第一部分；将电容C2介质层与电路的第一部分并联，且在两者之间设置隔离层，形成电路的第二部分；再将电路的第二部分与沉积电阻Rs串联，得到多功能神经元电路；基于多功能神经元电路的结构，根据电容C1介质层和电容C2介质层产生不同的编码方式。上述电路可同时实现时间编码和频率编码，对感受到的信号进行不同的编码处理，提高了神经元电路的编码效率和应用场景。
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公开(公告)号：CN117743256A
公开(公告)日：2024-03-22
申请号：CN202311676034.8
申请日：2023-12-01
Applicant: 安徽大学
Abstract: 本发明公开了一种基于忆阻器的超导存算一体架构，包括存算单元，所述存算单元包括超导层和忆阻器，所述忆阻器包括中间层和顶层，所述超导层通过中间层与忆阻器的顶层连接；若干行存算单元以及若干列存算单元交叉连接形成交叉阵列结构，所述交叉阵列结构每一行输入电压信号作为矩阵输入信号，交叉阵列结构实现矩阵乘加运算，每一列的最后一个存算单元输出矩阵乘加运算结果，其中，利用超导层提升运算速度；本发明的优点在于：利用忆阻器的存储能力以及超导层的高速读写和低功耗的特性，解决了当前存算一体架构计算速度不足和高能耗等方面问题。
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公开(公告)号：CN116579395A
公开(公告)日：2023-08-11
申请号：CN202310438357.7
申请日：2023-04-23
Applicant: 安徽大学
Abstract: 本发明公开一种针对SkipStructure深度神经网络硬件精度问题的原位补偿法，属于忆阻器技术领域；原位补偿法包括S1，确定补偿方程的相关系数；S2，测试相关系数与输出误差之间的关系；S3，根据S2得到的测试数据，进行数据拟合，并建立补偿方程；S4，在阵列输出结果时，运用S3建立的补偿方程，对输出结果进行原位补偿；本发明的补偿方法能够解决忆阻器阵列在实现Skip Structure式深度神经网络时误差层层叠加所导致的精度下降问题，从而对于硬件实现跳跃式结构神经网络有很大的优化作用。
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公开(公告)号：CN114742217A
公开(公告)日：2022-07-12
申请号：CN202210430993.0
申请日：2022-04-22
Applicant: 安徽大学
Abstract: 本发明公开一种基于忆阻器的VFL‑RELU脉冲神经元的电路，属于集成电路设计技术领域。一种基于忆阻器的VFL‑RELU脉冲神经元的电路，包括：BDW阈值忆阻器、电容、金氧半导场效的晶体管MOSFET。所述BDW阈值忆阻器具有双边不同窗口，将所述金氧半导场效晶体管MOSFET的栅极电压作为输入电压，所述晶体管MOSFET的漏极作为输出，对所述电容充电，待所述电容上电压小于所述BDW阈值忆阻器的保持电压(Vh)，所述BDW阈值忆阻器变为高阻态，所述BDW阈值忆阻器分压变大，所述电容重新充电；所述半导场效晶体管MOSFET包括P型MOSFET和N型MOSFET，输入电压可以调谐输出脉冲频率。本发明所提供的脉冲神经元电路通过忆阻器的选择和偏置电压的添加，解决了高效脉冲神经元的电路设计问题，且电路简单。
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Patent Agency Ranking
公开(公告)号：CN114548005A
公开(公告)日：2022-05-27
申请号：CN202210167709.5
申请日：2022-02-23
Applicant: 安徽大学
IPC: G06F30/33 , G06F30/3323
Abstract: 本发明公开了一种基于传输机制的阈值转变忆阻器的建模方法，利用空间电荷限制电流机制SCLC对阈值转变忆阻器进行建模；其中，所述阈值转变忆阻器包括TaOx、VOx、NbOx已被实验证明有阈值特性的忆阻器；利用直接隧传到福勒‑诺德海姆隧穿机制DT‑FNT对另一类阈值转变忆阻器进行建模；其中，所述另一类阈值转变忆阻器包括HfOx:Ag、SiOxNy:Ag、SiO2：Ag已被实验证明有阈值特性的忆阻器。上述方法具有完整、高效的优点，能够方便忆阻器在电路中的灵活应用。
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公开(公告)号：CN114330681A
公开(公告)日：2022-04-12
申请号：CN202111443379.X
申请日：2021-11-30
Applicant: 安徽大学
Abstract: 本发明公开了一种实现步态预测的ST‑GRU忆阻神经网络电路及训练方法，该电路包括在用于处理时间序列的GRU单元电路对时间序列中一个时刻的时间特征脉冲电压信号进行处理后，获取用于处理时间序列的GRU单元电路的输出结果作为空间特征脉冲电压信号，并将该空间特征脉冲电压信号输入到用于处理空间序列的GRU单元电路用于对该时刻对应的空间序列的特征脉冲电压信号进行处理；用于处理空间序列的GRU单元电路的输出结果输入到全连接层电路。本发明解决了现有GRU硬件电路无法在多层动态时序预测对目标进行训练的问题，实现了多个维度的序列预测并将其用于时序的步长预测问题，具有较高的准确率和较好的计算效率，无需耗费大量的软件算力资源。
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公开(公告)号：CN107066393B
公开(公告)日：2020-06-09
申请号：CN201710022698.0
申请日：2017-01-12
Applicant: 安徽大学
IPC: G06F12/02 , G06F12/1027
Abstract: 本发明公开了一种提高地址映射表中映射信息密度的方法，可以提高基于缓存部分映射信息的页映射方案中缓存映射表的命中率，提高闪存转换层的读写性能，在不增加位于内存中的缓存映射表里表项数量的前提下，将在逻辑地址和物理地址上都连续、相邻的映射记录进行合并产生一条映射条目，这样一条映射条目可以表示多个逻辑地址到物理地址之间的映射关系，插入缓存映射表内的是一条条映射条目而不再是一条条只能表示一个逻辑地址到物理地址之间映射关系的映射记录，以此在不增加缓存映射表对内存的占用的前提下增加缓存映射表中存储的映射记录数量，能显著增加缓存映射表的命中率，提高闪存转换层的读写效率，可广泛应用于各种系统的NAND Flash存储器的管理。
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公开(公告)号：CN102592659B
公开(公告)日：2014-08-27
申请号：CN201210035887.9
申请日：2012-02-17
Applicant: 安徽大学
IPC: G11C11/40
Abstract: 一种高密度、高鲁棒性的亚阈值存储电路，包括四个PMOS管P0～P3，六个NMOS管N0～N5，其中PMOS管P0与NMOS管N0，PMOS管P1与NMOS管N1以及PMOS管P2与NMOS管N2分别组成第一、二、三共三个反相器，第一、二反相器与NMOS管N4管组成交叉耦合的反相器链，第一反相器的输入连接第二反相器的输出，第二反相器的输入连接NMOS管N4的漏端，N4的源端连接第一反相器的输出，第一反相器的输出连接第三反相器的输入，第三个反相器的输出连接NMOS管N5的源端，N5的漏端连接读位线RBL，第二个反相器的输入连接到PMOS管P3、NMOS管N3组成的传输门的输出端，而传输门的输入端接写位线WBL，PMOS管P0～P3、NMOS管N3～N5管衬底与栅连接。
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公开(公告)号：CN1212587C
公开(公告)日：2005-07-27
申请号：CN02138255.7
申请日：2002-09-08
Applicant: 安徽大学
Abstract: 基于DSP的高速便携式扫描仪，由扫描头和控制电路构成，其特征是采用DSP数字信号处理器；存储单元由DSP提供的18根地址线和16根数据线，分别接至闪存器Am29F400B的18根地址线和16根数据线管脚上；扫描头信号单元，由缓冲器74HC244为扫描信号电平整形，整形输出的串行CCD图像信号送至DSP的多通道缓冲串口接收管脚BDR0，并由DSP将该串行信号转换成16位并行信号，经DMA接收，暂存片内RAM中，然后送至数据总线D0-D15上。本发明可脱离计算机独立快速完成扫描工作，其适应性强、成本低、质量高。
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