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公开(公告)号：CN108647779B
公开(公告)日：2021-06-04
申请号：CN201810318783.6
申请日：2018-04-11
Applicant: 复旦大学
Abstract: 本发明公开了一种低位宽卷积神经网络可重构计算单元。该单元包括：若干个可重构移位累加模块、多路选通器和量化处理模块；可重构移位累加模块包括控制器、第一寄存器、第二寄存器、第三寄存器和移位累加器；本发明利用网络离散性构建控制器、第一寄存器、第二寄存器、第三寄存器和移位累加器，其通过控制器判断当前周期的定点数数据和指数权重是否为零值，一旦检测当前周期的定点数数据和指数权重为零，则根据第一寄存器发出的第一触发信号和第二寄存器发出的第二触发信号控制所述第三寄存器输出当前周期移位累加数据；本发明既能实现4比特和8比特的灵活定点乘累加运算，还能提高移位累加运算速率，降低运算占用的内存和功耗。
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公开(公告)号：CN107727727B
公开(公告)日：2020-11-20
申请号：CN201711113675.7
申请日：2017-11-13
Applicant: 复旦大学
IPC: G01N27/62
Abstract: 本发明属于生物分析技术领域，具体为一种蛋白质鉴定方法及系统。本发明方法包括：根据蛋白酶对待测蛋白质进行酶切操作，利用蛋白质串联质谱技术获得待测蛋白质的二级质谱；对蛋白质数据库中的蛋白质序列进行虚拟酶切操作，提取符合要求的第一类肽段；利用FPGA加速算法根据第一类肽段生成理论谱；利用FPGA加速模块将待测蛋白质的二级质谱与理论谱对比，进行相似性打分；将得分结果最高的理论谱对应的肽段序列确定为蛋白质的肽段序列；依次确定蛋白质的所有肽段序列，得到蛋白质序列。采用本发明所提供的蛋白质鉴定方法及系统，实现了在FPGA上加速，整个打分过程加速约为25倍左右，加速效果良好，提高了系统的运行效率。
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公开(公告)号：CN107644254A
公开(公告)日：2018-01-30
申请号：CN201710808978.4
申请日：2017-09-09
Applicant: 复旦大学
IPC: G06N3/08
Abstract: 本发明属于人工智能技术领域，具体为一种卷积神经网络权重参数量化训练方法及系统。本发明所述卷积神经网络包括卷积层、归一化层、缩放层、全连接层和池化层，该方法包括：根据所述归一化层的权重参数更新所述缩放层的；移除所述归一化层；采用指数量化方法对所述缩放层的权重参数进行量化；根据所述缩放层的权重参数的量化过程调节卷积层的权重参数；采用分组递归方法对所述卷积层的权重参数进行量化；根据所述缩放层的权重参数更新所述卷积层的权重参数；移除所述缩放层。采用本发明在不降低网络精度的同时，大幅降低网络计算复杂度、权重参数的存储容量和传输带宽，可获得无乘法器的硬件实现进而达到更快的计算加速。
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公开(公告)号：CN102831268B
公开(公告)日：2015-07-29
申请号：CN201210291806.1
申请日：2012-08-16
Applicant: 复旦大学
IPC: G06F17/50
Abstract: 本发明属于电子设计自动化技术领域，具体为一种支持用户定制的可编程逻辑阵列版图快速生成方法。本发明方法步骤为：准备单元版图并且为单元版图建立配置文件；计算单元版图的规模大小；将单元子版图进行拼接；预留用户设定的版图形状。本发明基于已有的单元版图库，能够在快速生成任意指定规模的版图文件的同时使得所生成的版图性能接近人工定制生成的版图性能。本方法生成的版图主要特点在于：一是所生成的可编程逻辑阵列版图规模大小是可定制的，即用户能够指定版图的阵列规模大小；二是根据用户设定的版图形状要求，可以自动在版图上预留这些区域，便于在可编程逻辑阵列版图中嵌入其他IP核。
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公开(公告)号：CN102054056A
公开(公告)日：2011-05-11
申请号：CN200910198448.8
申请日：2009-11-06
Applicant: 复旦大学
IPC: G06F17/50 , G01R31/3185
Abstract: 本发明属于电子技术领域，具体涉及一种现场可编程门阵列的抗辐射性能快速模拟方法。该方法提出了一种与具体硬件结构无关、基于权重的错误注入模型，用于准确模拟基于SRAM的FPGA抗辐射性能；同时提出了基于JTAG边界扫描技术和动态局部重配置技术的错误注入模拟平台。结合二者的错误注入系统不但具有良好的通用性，而且能更准确更高效地进行模拟，同时成本更低。
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Patent Agency Ranking
公开(公告)号：CN102033772A
公开(公告)日：2011-04-27
申请号：CN201010608191.1
申请日：2010-12-28
Applicant: 复旦大学
Abstract: 本发明属于电子技术领域，具体为一种用于FPGA映射的电路改写指令系统。指令系统中包括测试指令和操作指令两类，测试指令用于过程控制，通过对电路特性的分析判断来决定不同的电路改写策略，操作指令用于描述实际的电路改写方法。由于在电子设计自动化工具中经常涉及到对电路的修改和等价性替换，用基于文本的指令系统来描述电路网表的修改过程，可以使用户避免修改程序代码就能灵活处理复杂多变的电路修改要求。
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公开(公告)号：CN101888240A
公开(公告)日：2010-11-17
申请号：CN200910050942.X
申请日：2009-05-11
Applicant: 复旦大学
IPC: H03K19/177
Abstract: 本发明属于可编程器件结构技术领域，具体涉及一种现场可编程逻辑阵列(FPGA)的通用互连盒(GRB)结构。本发明GRB结构不仅提供了水平互连资源与垂直互连资源之间的连接，也提供了CLB/IOB同互连资源的连接以及CLB/IOB管脚之间的直接连接。与现有技术普遍使用的VPR工具所描述CB/SB布线结构以及CS-box结构相比，本通用开关盒能够更好地提高FPGA性能。实验结果表明，具有GRB结构的FPGA同CB/SB结构FPGA相比，在增加10.9％的开关使用情况下，能得到17.5％性能上的优化。
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公开(公告)号：CN101881811A
公开(公告)日：2010-11-10
申请号：CN200910050875.1
申请日：2009-05-08
Applicant: 复旦大学
IPC: G01R31/3185 , G01R31/02
Abstract: 本发明属于电子技术领域，具体涉及一种可编程逻辑器件互连资源的自动化故障遍历测试方法。本发明提出了一种自动生成与应用无关的测试配置集的方法，通过建立布线资源图，根据线网的走向动态设定各边的权重，利用改进的Kruskal算法自动生成测试配置集。对于FPGA不同的互连结构，该方法对互连资源中的开路和短路故障达到100％的覆盖率，且测试配置个数少，运行速度快，不依赖于特定的硬件结构。
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公开(公告)号：CN110083307A
公开(公告)日：2019-08-02
申请号：CN201910252054.X
申请日：2019-03-29
IPC: G06F3/06
Abstract: 一种数据存储方法、存储器和服务器，具体方法包括：键值存储器接收键值存储请求，键值存储请求中包括键和第一值；当第一值为大尺寸数据时，键值存储器将第一值分割为多个第二值，并生成多个次级键值存储请求，每个次级键值存储请求中可以携带键和其中一个第二值；然后，依据每个次级键值存储请求中携带的第二值在第一值中的位置顺序，将每个次级键值存储请求中携带的第二值存储至第一存储空间，以此解决键值存储系统中大尺寸数据的数据存储效率低的问题。
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公开(公告)号：CN108647779A
公开(公告)日：2018-10-12
申请号：CN201810318783.6
申请日：2018-04-11
Applicant: 复旦大学
Abstract: 本发明公开了一种低位宽卷积神经网络可重构计算单元。该单元包括：若干个可重构移位累加模块、多路选通器和量化处理模块；可重构移位累加模块包括控制器、第一寄存器、第二寄存器、第三寄存器和移位累加器；本发明利用网络离散性构建控制器、第一寄存器、第二寄存器、第三寄存器和移位累加器，其通过控制器判断当前周期的定点数数据和指数权重是否为零值，一旦检测当前周期的定点数数据和指数权重为零，则根据第一寄存器发出的第一触发信号和第二寄存器发出的第二触发信号控制所述第三寄存器输出当前周期移位累加数据；本发明既能实现4比特和8比特的灵活定点乘累加运算，还能提高移位累加运算速率，降低运算占用的内存和功耗。
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