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公开(公告)号：CN110010759B
公开(公告)日：2023-04-25
申请号：CN201811393096.7
申请日：2018-11-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了由半导体器件形成的磁性隧道结单元的MRAM器件及其形成方法。在制造半导体器件的方法中，形成磁性随机存取存储器(MRAM)单元结构。MRAM单元结构包括底部电极、磁性隧道结(MTJ)堆叠件和顶部电极。在MRAM单元结构上方形成第一绝缘覆盖层。在第一绝缘覆盖层上方形成第二绝缘覆盖层。形成层间介电(ILD)层。在ILD层中形成接触开口，由此暴露第二绝缘覆盖层。去除第二绝缘覆盖层的部分和第一绝缘覆盖层的部分，由此暴露顶部电极。在与顶部电极接触的开口中形成导电层。
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公开(公告)号：CN113270544A
公开(公告)日：2021-08-17
申请号：CN202110016446.3
申请日：2021-01-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开涉及半导体器件及方法。在实施例中，一种器件包括：磁阻随机存取存储器(MRAM)阵列，包括以行和列布置的MRAM单元，其中，列中的第一列包括：第一底部电极，沿着第一列布置；第一磁性隧道结(MTJ)堆叠，位于第一底部电极之上；第一共享电极，位于每个第一MTJ堆叠之上；第二底部电极，沿着第一列布置；第二MTJ堆叠，位于第二底部电极之上；第二共享电极，位于每个第二MTJ堆叠之上；位线，电连接到第一共享电极和第二共享电极。
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公开(公告)号：CN110659224A
公开(公告)日：2020-01-07
申请号：CN201910568567.1
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F12/0897 , G06F12/0895
Abstract: 集成电路芯片的实施例包括集成在芯片中的组合处理核心和磁阻式随机存取存储器(MRAM)电路。MRAM电路包括多个MRAM单元。多个MRAM组织为多个存储器，包括高速缓存存储器、主存储器或工作存储器以及可选的二级储存存储器。高速缓存存储器包括多个高速缓存级别。本申请的实施例还涉及存储器装置和系统、集成电路的制造方法。
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公开(公告)号：CN110010759A
公开(公告)日：2019-07-12
申请号：CN201811393096.7
申请日：2018-11-21
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了由半导体器件形成的磁性隧道结单元的MRAM器件及其形成方法。在制造半导体器件的方法中，形成磁性随机存取存储器(MRAM)单元结构。MRAM单元结构包括底部电极、磁性隧道结(MTJ)堆叠件和顶部电极。在MRAM单元结构上方形成第一绝缘覆盖层。在第一绝缘覆盖层上方形成第二绝缘覆盖层。形成层间介电(ILD)层。在ILD层中形成接触开口，由此暴露第二绝缘覆盖层。去除第二绝缘覆盖层的部分和第一绝缘覆盖层的部分，由此暴露顶部电极。在与顶部电极接触的开口中形成导电层。
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公开(公告)号：CN102456628B
公开(公告)日：2014-04-30
申请号：CN201110135863.6
申请日：2011-05-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L21/266 , H01L21/336
CPC classification number: H01L21/823814 , H01L21/26586 , H01L21/30604 , H01L21/3065 , H01L21/76224 , H01L21/823807 , H01L21/823878 , H01L29/66492 , H01L29/6659 , H01L29/66636 , H01L29/7834 , H01L29/7848
Abstract: 本发明揭露一种应变源/漏极结构的制造方法。揭露的方法对集成电路组件的近面和尖端深度提供改善的控制。在一个实施方式中，这个方法通过在该组件的源极和漏极区域内形成一个掺杂区域与一个轻掺杂源极和漏极(LDD)区域来达成控制的改善。在掺杂区域植入与轻掺杂源极和漏极(LDD)区域相反类型的杂质。
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Patent Agency Ranking
公开(公告)号：CN102194680B
公开(公告)日：2013-07-24
申请号：CN201010241532.6
申请日：2010-07-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/336
CPC classification number: H01L29/7833 , H01L21/76834 , H01L29/517 , H01L29/6653 , H01L29/66545 , H01L29/7834 , H01L29/7836
Abstract: 本发明涉及集成电路的制造方法，尤其涉及一种具栅极结构的半导体装置的制造方法。一种栅极结构的制造方法包括：提供一硅基板；沉积并图案化一虚置氧化层和一虚置栅极电极层于基板上；形成一牺牲层环绕虚置氧化层和虚置栅极电极层；形成一含氮介电层环绕牺牲层；形成一层间介电层环绕含氮介电层；移除虚置栅极电极层；移除虚置氧化层；移除牺牲层以形成一开口于含氮介电层中；沉积一栅极介电层；以及沉积一栅极电极。本发明的栅极结构增加的尺寸足够宽以容纳“后高介电常数”工艺的栅极介电层厚度，由此维持此元件的效能。
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公开(公告)号：CN102222694A
公开(公告)日：2011-10-19
申请号：CN201010250734.7
申请日：2010-08-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
CPC classification number: H01L29/66636 , H01L21/28518 , H01L21/30608 , H01L21/3065 , H01L29/66545 , H01L29/66621 , H01L29/66628 , H01L29/7834 , H01L29/7848
Abstract: 本发明提供一种具有应力沟道(strained channel)的半导体装置以及制造该装置的方法。此半导体装置具有形成在沟道凹陷上的栅极。以应力引发材料(stress-inducing material)填入形成于栅极两侧的第一凹陷及第二凹陷，该应力引发材料扩展进入源极/漏极延伸(source/drain extension)与栅极边缘重叠的区域。在一实施例中，沟道凹陷及/或第一与第二凹陷的侧壁可为沿着{111}刻面。本发明相较于其他已知系统可在沟道区显示较高且较均匀的应力。
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公开(公告)号：CN102169835A
公开(公告)日：2011-08-31
申请号：CN201110036060.5
申请日：2011-02-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/8238 , H01L29/78 , H01L29/08
CPC classification number: H01L29/7833 , H01L21/2652 , H01L21/26586 , H01L21/823807 , H01L21/823814 , H01L21/823864 , H01L29/517 , H01L29/66628 , H01L29/7848
Abstract: 本发明公开了一种集成电路元件及其制造方法。所揭示集成电路元件的制造方法包括提供一基板；形成一栅极结构在该基板上；形成一磊晶层在基板的源极与漏极区域，该源极与漏极区域内有该栅极结构插入其中；待形成磊晶层后，在该源极与漏极区域内形成一轻度掺杂的源极与漏极(LDD)特征。
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公开(公告)号：CN110659224B
公开(公告)日：2024-04-12
申请号：CN201910568567.1
申请日：2019-06-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F12/0897 , G06F12/0895
Abstract: 集成电路芯片的实施例包括集成在芯片中的组合处理核心和磁阻式随机存取存储器(MRAM)电路。MRAM电路包括多个MRAM单元。多个MRAM组织为多个存储器，包括高速缓存存储器、主存储器或工作存储器以及可选的二级储存存储器。高速缓存存储器包括多个高速缓存级别。本申请的实施例还涉及存储器装置和系统、集成电路的制造方法。
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公开(公告)号：CN113471357A
公开(公告)日：2021-10-01
申请号：CN202110660409.6
申请日：2021-06-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 存储器阵列器件包括：存储器单元阵列，位于衬底上方；存储器层级介电层，横向围绕存储器单元阵列；以及顶部互连金属线，沿水平方向横向延伸并且接触存储器单元内的相应行的顶部电极。平坦化存储器单元的顶部电极以提供与存储器层级介电层的顶面共面的顶面。顶部互连金属线不在包括存储器层级介电层的顶面的水平面下方延伸，并且防止顶部互连金属线和存储器单元的组件之间的电短路。本申请的实施例还涉及制造存储器阵列器件的方法。
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