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公开(公告)号：CN116072551A
公开(公告)日：2023-05-05
申请号：CN202310107886.9
申请日：2019-05-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/48 , H01L21/56 , H01L23/485 , H01L23/544 , H01L23/31
Abstract: 本公开实施例提供一种形成封装结构的方法，包括形成管芯，在管芯侧边形成包封体，以包封且接触管芯的衬底和钝化层的侧壁。形成管芯包括形成第一接垫与第二接垫、钝化层以及连接件。形成连接件包括形成晶种层。晶种层包括第一晶种子层以及位于第一晶种子层上的第二晶种子层。执行第一刻蚀工艺以移除未被导电柱覆盖的晶种层，留下晶种层的第一晶种子层的第一宽度小于导电柱的第一宽度。执行第二刻蚀工艺以移除测试接垫，其中导电柱在第二刻蚀工艺期间被消耗，使得晶种层的基脚部侧向突出于导电柱的侧壁。
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公开(公告)号：CN108364925B
公开(公告)日：2020-09-08
申请号：CN201710952725.4
申请日：2017-10-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/485 , H01L21/60
Abstract: 一种封装及其制造方法。封装的制造方法包括：形成延伸到介电层的开口中的金属层，以接触第一金属垫及第二金属垫；以及将组件装置的底部端子接合到所述金属层。所述金属层具有直接位于所述组件装置之下且接合到所述组件装置的第一部分。在所述金属层上形成凸起通孔，且所述金属层具有直接位于所述凸起通孔之下的第二部分。刻蚀所述金属层，以将所述金属层的所述第一部分与所述第二部分彼此分离。所述方法进一步包括：以介电层涂布所述凸起通孔及所述组件装置；显露出所述凸起通孔及所述组件装置的顶部端子；以及形成将所述凸起通孔连接到所述顶部端子的重布线。
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公开(公告)号：CN110444482A
公开(公告)日：2019-11-12
申请号：CN201910131889.X
申请日：2019-02-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/60 , H01L21/56 , H01L23/488
Abstract: 本发明实施例提供一种用于将垂直取向的组件的顶部电极耦合到衬底的高高宽比通孔，其中组件的顶部电极通过导电桥接件耦合到通孔，且其中组件的底部电极耦合到衬底。一些实施例通过组件晶片来安装组件且在将组件安装到衬底的同时将组件分离。一些实施例将各别的组件安装到衬底。
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公开(公告)号：CN110164773A
公开(公告)日：2019-08-23
申请号：CN201811540781.8
申请日：2018-12-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/48 , H01L21/768 , H01L23/48
Abstract: 本发明的实施例公开一种在半导体装置中形成通孔的方法。在实施例中，所述方法可包括：将第一衬底的第一端子及第二端子结合到第二衬底的第三端子及第四端子；对第一衬底进行分离以形成第一组件装置及第二组件装置；在第一组件装置、第二组件装置及第二衬底之上形成间隙填充材料；形成从间隙填充材料的顶表面延伸到第二衬底的第五端子的导电通孔；以及在第一组件装置的顶表面之上形成顶部端子，所述顶部端子经由导电通孔将第一组件装置连接到第二衬底的第五端子。
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公开(公告)号：CN102347311A
公开(公告)日：2012-02-08
申请号：CN201110044065.2
申请日：2011-02-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/535 , H01L21/768
Abstract: 本发明是有关于一种半导体组件及其制造方法，以提供改善内连线可靠度与阻抗的机制。内连线的可靠度与阻抗可通过使用一复合阻障层而获致改善，其中复合阻障层提供良好的阶梯覆盖率与良好的铜扩散阻障，也提供与相邻层有良好的附着力。此复合阻障层包括一原子层阻障层，以提供良好的阶梯覆盖率。此复合阻障层也包括一增强阻障附着层，其中此增强阻障附着层含有至少一元素或化合物，且此至少一元素或化合物含有锰、铬、钒、铌或钛，以改善附着力。此复合阻障层亦包括一钽或钛层，其中此钽或钛层是设于原子层阻障层与增强阻障附着层之间。
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Patent Agency Ranking
公开(公告)号：CN101075578B
公开(公告)日：2010-09-15
申请号：CN200710103954.5
申请日：2007-05-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/76849 , H01L21/02074 , H01L21/3212 , H01L21/32134 , H01L21/76865 , H01L21/76883
Abstract: 本发明涉及一种集成电路，包括低介电常数层在半导体基底上方，低介电常数层中有第一开口，以及第一开口内有第一扩散阻挡层覆盖第一开口内的低介电常数层，其中第一扩散阻挡层的底部部分连接至侧壁部分，且其中侧壁部分的表面接近低介电常数层的表面。该集成电路还包括填充于第一开口的导线，该导线的表面低于扩散阻挡层的侧壁部分的表面；以及金属盖在导线上，且只在直接位于导线上方的区域内。
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公开(公告)号：CN101075578A
公开(公告)日：2007-11-21
申请号：CN200710103954.5
申请日：2007-05-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
CPC classification number: H01L21/76849 , H01L21/02074 , H01L21/3212 , H01L21/32134 , H01L21/76865 , H01L21/76883
Abstract: 本发明涉及一种集成电路，包括低介电常数层在半导体基底上方，低介电常数层中有第一开口，以及第一开口内有第一扩散阻挡层覆盖第一开口内的低介电常数层，其中第一扩散阻挡层的底部部分连接至侧壁部分，且其中侧壁部分的表面接近低介电常数层的表面。该集成电路还包括填充于第一开口的导线，该导线的表面低于扩散阻挡层的侧壁部分的表面；以及金属盖在导线上，且只在直接位于导线上方的区域内。
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公开(公告)号：CN119108340A
公开(公告)日：2024-12-10
申请号：CN202411111638.2
申请日：2024-08-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/538
Abstract: 一种形成封装结构的方法包括将器件管芯接合至封装组件上。器件管芯包括半导体衬底和延伸到半导体衬底中的贯通孔。该方法还包括沉积介电衬垫以衬在器件管芯的侧壁上；在介电衬垫上沉积介电层；以及平坦化介电层和第一器件管芯。介电衬垫和介电层的剩余部分形成间隙填充区域，并且露出贯通孔的顶端。执行注入工艺以将应力调制掺杂剂引入到介电衬垫和介电层中的至少一个中。在贯通孔上方形成再分布线，并且再分布线电连接至贯通孔。本公开的实施例还涉及封装结构。
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公开(公告)号：CN109727951B
公开(公告)日：2023-12-15
申请号：CN201810026326.X
申请日：2018-01-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528 , H01L21/60
Abstract: 本发明实施例提供一种封装结构及其制造方法。所述封装结构包括第一封装、第二封装及多个焊料接头。所述第一封装包括：至少一个第一半导体管芯，包封在绝缘包封体中；以及多个绝缘体穿孔，电连接到所述至少一个第一半导体管芯。所述第二封装包括：至少一个第二半导体管芯；以及多个导电接垫，电连接到所述至少一个第二半导体管芯。所述多个焊料接头位于所述第一封装与所述第二封装之间。所述多个绝缘体穿孔包封在所述绝缘包封体中。所述第一封装与所述第二封装通过所述多个焊料接头进行电连接。沿水平方向测量的所述多个焊料接头的最大尺寸大于沿水平方向测量的所述多个绝缘体穿孔的最大尺寸，且大于或实质上等于沿所述水平方向测量的所述多个导电接垫的最大尺寸。
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公开(公告)号：CN113314506A
公开(公告)日：2021-08-27
申请号：CN202110226977.5
申请日：2021-03-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L21/768
Abstract: 提供用于半导体器件的再分布结构及其形成方法。该半导体器件包括被密封剂密封的管芯，该管芯包括焊盘，以及电连接到该焊盘的连接件。该半导体器件还包括与连接件物理接触的第一通孔。该第一通孔在第一方向上与连接件横向偏移第一非零距离。该第一通孔具有锥形侧壁。
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