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公开(公告)号：CN1955947A
公开(公告)日：2007-05-02
申请号：CN200510116755.9
申请日：2005-10-28
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明公开了一种高速缓存失效的处理器访存指令处理方法，该方法包括：利用全修改Cache块节省访存带宽，通过预测失效的存数指令写高速缓存还是写低层存储系统，充分发挥两种处理方法的优点。本发明减少了失效存数指令造成的存储管理队列发生阻塞的频繁程度，避免了额外硬件开销，节省访存带宽，降低了Cache的失效率，实现存数指令对后面同一Cache块的取数指令的预取作用。
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公开(公告)号：CN1936860A
公开(公告)日：2007-03-28
申请号：CN200510086445.7
申请日：2005-09-20
Applicant: 中国科学院计算技术研究所
IPC: G06F11/36
Abstract: 本发明公开了一种在指令级随机测试中支持EJTAG测试的方法，包括步骤：a)在指令库中添加EJTAG调试指令SDBBP/DRET；b)在指令模版中添加调试指令相关的约束；c)对指令级随机测试产生引擎进行改进；d)在指令级模拟器中加入调试指令SDBBP/DRET的执行机制，同时添加调试控制寄存器；e)在仿真环境中加入信号输入、输出和比较逻辑；f)在仿真环境提供的存储器中预存EJTAG调试例外处理程序。本发明对传统的指令级随机测试技术进行有效改造，在保持传统指令级随机测试优势的同时，有效支持包含EJTAG片上交叉调试器的微处理器核的测试和验证。
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公开(公告)号：CN1165000C
公开(公告)日：2004-09-01
申请号：CN01144708.7
申请日：2001-12-20
Applicant: 中国科学院计算技术研究所
IPC: G06F12/02
Abstract: 一种动态索引的微处理器高速缓存方法，包括步骤：1.索引字段的位置随程序存储访问特征的变化而动态变化；2.在多路组相联中不同的组的索引互相独立，可以不同；3.操作系统对控制寄存器赋值，以控制从内存地址形成访问高速缓存的Index和Tag的方式。通过动态调整微处理器高速缓存的组织，本发明能够适应计算机系统中各种程序不同的存储访问特征，提高整体高速缓存命中率，进而全面地提高系统运行速度。
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公开(公告)号：CN1485725A
公开(公告)日：2004-03-31
申请号：CN03154837.7
申请日：2003-08-20
Applicant: 中国科学院计算技术研究所
IPC: G06F7/52
Abstract: 本发明涉及微处理器体系结构技术领域，为当代微处理器加快定点除法部件的计算速度同时降低该部件功耗提供了一种新型的处理方法。该方法对使用SRT算法的定点除法部件来说，在执行定点除法循环计算过程中，如果发现部分余数为零，则立即停止循环。然后，根据SRT算法的基数以及完成定点除法需要的循环次数与停止循环时已经执行的循环次数的差值调整商，并得出余数为0。从而达到减小循环次数，加快定点除法速度同时降低功耗的目的。
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公开(公告)号：CN1427341A
公开(公告)日：2003-07-02
申请号：CN01144708.7
申请日：2001-12-20
Applicant: 中国科学院计算技术研究所
IPC: G06F12/02
Abstract: 一种动态索引的微处理器高速缓存方法，包括步骤：1.索引字段的位置随程序访存行为的变化而动态变化。2.在多路组相联中不同的组的索引互相独立，可以不同。3.操作系统对控制寄存器赋值，以控制从内存地址形成访问高速缓存的Index和Tag的方式。通过动态调整微处理器高速缓存的组织，本发明能够适应计算机系统中各种程序不同的访存行为，提高整体高速缓存命中率，进而全面地提高系统运行速度。
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Patent Agency Ranking
公开(公告)号：CN103324269B
公开(公告)日：2016-01-27
申请号：CN201310233401.7
申请日：2013-06-13
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明涉及一种降低多线程程序功耗的方法及系统，在锁预测表中记录执行线程第一次访问锁的锁信息。对已经记录的锁和临界区进行访问时，执行线程一进入临界区就开始计时，而其他需要访问的线程先后进入锁队列。根据锁持有时间预测表中记录的锁持有时间，同时考虑线程的优先级，控制未进入临界区的线程相应处理器核进入合适的低功耗模式。当接近锁持有时间预测表中的记录时，及时恢复将要进入临界区的优先级最高线程相应处理器核的功耗模式，使得该线程在临界区正常执行。当执行线程离开临界区时，更新锁持有时间预测表中相应的锁持有时间。当被选中的线程进入临界区时，调节锁队列中优先级最高的线程相应处理器核的功耗模式。
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公开(公告)号：CN103336571A
公开(公告)日：2013-10-02
申请号：CN201310232749.4
申请日：2013-06-13
Applicant: 中国科学院计算技术研究所
IPC: G06F1/32
Abstract: 本发明公开一种降低多线程程序功耗的方法和系统，当到达第一个栅栏时，在栅栏间隔时间预测表中记录栅栏地址和最后一个线程离开栅栏的时间；当最后一个线程离开第i+1个栅栏时，用此刻的时间减去最后一个线程离开第i个栅栏的时间，得到第i个栅栏的间隔时间；将第i个栅栏的地址和间隔时间写入栅栏间隔时间预测表；当线程再次到达同一个栅栏，先到达栅栏同步点的线程使用从栅栏间隔时间预测表读出的间隔时间减去计算时间，预测该线程的忙等待时间，选择进入合适的低功耗模式；当该栅栏的预测间隔时间即将来临时，将之前先到达该栅栏同步点的线程恢复到正常的功耗模式，并更新栅栏间隔时间预测表，从而降低整个处理器的功耗。
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公开(公告)号：CN101566669B
公开(公告)日：2011-06-01
申请号：CN200810104816.3
申请日：2008-04-24
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3185
Abstract: 本发明公开了本发明公开了一种半导体集成电路装置及其可靠性测试装置和测试方法。该电路装置包括一个二选一电路模块，三个触发器以及一个表决器。其在实现存储节点三模冗余的同时实现了扫描触发器的功能，以简单的数字逻辑电路和较小的代价，提高半导体集成电路芯片的可靠性和可测性。
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公开(公告)号：CN101464839B
公开(公告)日：2011-04-13
申请号：CN200910076546.4
申请日：2009-01-08
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明公开了一种访存缓冲装置及方法。所述方法包括下列步骤：上行读通道收到CPU发出的读请求，根据情况，对符合缓冲操作条件的读请求进行缓存，并转发一个包含所述符合缓冲操作条件的读请求的读地址长度的读取更多数据的读请求；对不符合缓冲操作条件的读请求，直接通过下行读通道转发所述不符合缓冲操作条件的读请求；下行读通道收到读数据返回，根据情况，将所述读数据返回缓存后将其中所述读请求的读数据返回返回给CPU；或者直接将所述读数据返回返回给CPU。其能够提高内存的有效传输带宽，减小访存延迟。
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公开(公告)号：CN101446925B
公开(公告)日：2010-10-06
申请号：CN200810247390.7
申请日：2008-12-29
Applicant: 中国科学院计算技术研究所
IPC: G06F12/08
Abstract: 本发明涉及一种复用二级Cache和DSP的RAM的方法和系统，所述方法包括：步骤1，将二级Cache的部分地址空间配置为锁定，被锁定的地址空间作为RAM；步骤2，当访存信息在二级Cache中失效而需要进行替换时，根据访存信息对应的访问物理地址选择多个备选替换缓冲行；步骤3，判断各个备选替换缓冲行是否落在作为RAM的地址空间，选择未落在作为RAM的地址空间中的备选替换缓冲行进替换。本发明能够保证了DSP所使用的内容安全地保存在二级Cache中，不会被替换，保证了访问时间。
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