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公开(公告)号：CN107015628B
公开(公告)日：2020-08-28
申请号：CN201710203437.9
申请日：2017-03-30
Applicant: 中国科学院计算技术研究所
IPC: G06F1/3221 , G06F1/3234
Abstract: 本发明提出一种面向近似应用的低开销DRAM刷新方法及系统，涉及存储器设计技术领域，该方法包括静态匹配映射步骤，离线获取应用的全局访存信息，分析所述全局访存信息中每个内存行的最大重用距离，将每个内存行中的内容迁移到保存时间大于所述最大重用距离的内存行中；动态阈值调整步骤，每隔一段时间，周期性的根据历史映射结果预测每个映射周期的最大重用距离，并在DRAM保持时间分布中匹配相应的内存行。本发明在进行程序数据在内存中存储的映射和迁移之后，静态匹配映射方法的错误率几乎为零，动态匹配映射方法的错误率可以控制在0.7％以内，两种方法均能够将原有刷新能耗节省99％以上。
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公开(公告)号：CN105577539B
公开(公告)日：2018-08-10
申请号：CN201610057261.6
申请日：2016-01-27
Applicant: 中国科学院计算技术研究所
IPC: H04L12/707 , H04L12/721 , H04L12/751 , H04L12/753
Abstract: 本发明提出一种面向非规则三维集成电路片上网络的路由方法及系统，该方法包括根据所述非规则三维集成电路片上网络的拓扑结构，判断采用基于汉密尔顿路径的容错路由算法路由数据包，或基于生成树的容错路由算法路由数据包；若采用基于所述汉密尔顿路径的容错路由算法路由数据包，根据源节点与目的节点的位置确定使用按照节点编号单调上升或单调下降的顺序进行路由容错；若采用基于所述生成树的容错路由算法路由数据包，则选择生成树根节点，根据根节点，以及源节点与目的节点的位置，选择传输路径完成所述数据包的传输。
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公开(公告)号：CN103730155B
公开(公告)日：2018-05-29
申请号：CN201210381337.2
申请日：2012-10-10
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G11C11/56
CPC classification number: G11C13/0069
Abstract: 本发明实施例提供数据写入方法及装置。该方法包括：获取待写入数据与存储器中已存储数据的绝对差值；判断所述绝对差值是否大于预设阈值；若判断为是，则将所述待写入数据写入所述存储器；否则，不执行数据写入操作。本发明实施例提供的数据写入方法及装置能够用于有效减少对存储器进行写操作的次数，从而降低所带来的不良效果。
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公开(公告)号：CN104539547B
公开(公告)日：2017-10-10
申请号：CN201410647643.5
申请日：2014-11-14
Applicant: 中国科学院计算技术研究所
IPC: H04L12/771 , H04L12/701
Abstract: 本发明提供一种用于三维集成电路片上网络的路由器，包括路由分流子模块，第一交叉开关子模块和第二交叉开关子模块；所述路由分流子模块用于将来自路由器输入端口的数据包分配至所述第一交叉开关子模块或者第二交叉开关子模块，所述第一交叉开关子模块的输出端与所述路由器的一部分输出端口连接，所述第二交叉开关子模块的输出端与所述路由器的另一部分输出端口连接。本发明还提供了相应的用于三维集成电路片上网络的路由方法。本发明能在三维集成电路片上网络的路由器出现永久性故障的情况下保障通信的正常运行，并兼顾较高的通信性能，较高的可靠性和较低的系统开销。并且，本发明能够以低成本实现防死锁。
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公开(公告)号：CN107017016A
公开(公告)日：2017-08-04
申请号：CN201710202202.8
申请日：2017-03-30
Applicant: 中国科学院计算技术研究所
IPC: G11C11/406 , G06F21/55
CPC classification number: G11C11/406 , G06F21/556
Abstract: 本发明提出一种防时序侧通道攻击的内存刷新控制方法及装置，涉及计算机存储器安全技术领域，该方法包括设置刷新干扰机制，其中设置干扰范围为M毫秒，所述刷新干扰机制将在时刻tn时的所述DRAM中初始刷新操作RFn随机地提前或推迟时间m0，以使所述初始刷新操作RFn的发送时刻为tn±m0,m0≤M。本发明只是将原有的刷新操作进行随机，并不减少总的刷新数目，对内存系统性能几乎不会有影响，同时能够将干扰后的请求完成时间序列相似度降低到2％以下，有效地保护了共享内存控制器的时序信道。
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Patent Agency Ranking
公开(公告)号：CN105577539A
公开(公告)日：2016-05-11
申请号：CN201610057261.6
申请日：2016-01-27
Applicant: 中国科学院计算技术研究所
IPC: H04L12/707 , H04L12/721 , H04L12/751 , H04L12/753
Abstract: 本发明提出一种面向非规则三维集成电路片上网络的路由方法及系统，该方法包括根据所述非规则三维集成电路片上网络的拓扑结构，判断采用基于汉密尔顿路径的容错路由算法路由数据包，或基于生成树的容错路由算法路由数据包；若采用基于所述汉密尔顿路径的容错路由算法路由数据包，根据源节点与目的节点的位置确定使用按照节点编号单调上升或单调下降的顺序进行路由容错；若采用基于所述生成树的容错路由算法路由数据包，则选择生成树根节点，根据根节点，以及源节点与目的节点的位置，选择传输路径完成所述数据包的传输。
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公开(公告)号：CN102054100B
公开(公告)日：2012-09-19
申请号：CN201010594822.9
申请日：2010-12-17
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明公开了一种基于静态分析的RTL设计错误检测方法和系统。所述方法包括下列步骤：接收一个RTL设计源代码和相应的设计规范文件，根据待检测错误的类型并结合所述设计规范文件，构建对待测错误的检测标准并存储；针对待检测错误的类型，分模块遍历整个所述RTL设计源代码，通过词法分析、语法分析和静态语义分析提取待测错误的特征信息，对特征信息进行存储；判断所述待测错误的检测标准与特征信息是否匹配，若是，则结束待测设计的错误检测；否则，发送错误报告。
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公开(公告)号：CN101852839B
公开(公告)日：2012-06-27
申请号：CN201010181640.9
申请日：2010-05-19
Applicant: 中国科学院计算技术研究所
IPC: G01R31/28
Abstract: 本发明涉及老化预测和超速时延测试双功能的系统和方法，系统包括：时钟信号生成模块，用于根据第一控制向量生成可编程时钟信号，根据第二控制向量生成多个测试时钟信号；工作模式及时钟选择模块，用于根据控制信号确定系统的工作模式，并在可编程时钟信号、系统功能时钟信号和测试时钟信号中选择，将选择的信号输入到目标电路的系统时钟树，以进行对应的工作模式的操作；工作模式包括，正常工作模式，老化预测模式，以及超速时延测试模式；电路响应捕获模块，用于在当前模式为老化预测模式时，在捕获区间捕获目标电路的响应，并根据是否在捕获区间内出现信号跳变而产生相应的报警信号。本发明能够进行超速时延测试和在线电路老化预测。
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公开(公告)号：CN101852839A
公开(公告)日：2010-10-06
申请号：CN201010181640.9
申请日：2010-05-19
Applicant: 中国科学院计算技术研究所
IPC: G01R31/28
Abstract: 本发明涉及老化预测和超速时延测试双功能的系统和方法，系统包括：时钟信号生成模块，用于根据第一控制向量生成可编程时钟信号，根据第二控制向量生成多个测试时钟信号；工作模式及时钟选择模块，用于根据控制信号确定系统的工作模式，并在可编程时钟信号、系统功能时钟信号和测试时钟信号中选择，将选择的信号输入到目标电路的系统时钟树，以进行对应的工作模式的操作；工作模式包括，正常工作模式，老化预测模式，以及超速时延测试模式；电路响应捕获模块，用于在当前模式为老化预测模式时，在捕获区间捕获目标电路的响应，并根据是否在捕获区间内出现信号跳变而产生相应的报警信号。本发明能够进行超速时延测试和在线电路老化预测。
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公开(公告)号：CN101764125A
公开(公告)日：2010-06-30
申请号：CN201010033983.0
申请日：2010-01-07
Applicant: 中国科学院计算技术研究所
IPC: H01L23/544 , H01L21/66
Abstract: 本发明涉及一种超速时延测试系统和方法，系统包括时钟信号选择器和位于被测电路扫描链上的测试时钟生成模块。所述测试时钟生成模块，用于根据在扫描移入阶段扫描移入的控制位生成测试时钟，将所述测试时钟输入所述时钟信号选择器；所述测试时钟包含加载边缘和捕获边缘，所述加载边缘和所述捕获边缘的时延差代表超速测试时的时钟周期。所述时钟信号选择器，根据选择信号和全局扫描使能信号，从所述测试时钟、被测电路的工作时钟、和扫描时钟中选择，将选择的时钟输入被测电路时钟树上，用于支持完成所期望的时延测试。本发明通过在片内生成频率可编程的测试时钟，能够有效检测被测电路中的小时延缺陷。
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