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公开(公告)号：CN108122964B
公开(公告)日：2020-06-16
申请号：CN201711415532.1
申请日：2017-12-22
Applicant: 中国科学院微电子研究所
IPC: H01L29/06 , H01L29/423 , H01L29/739
Abstract: 本申请提供的一种绝缘栅双极晶体管，涉及半导体器件领域，包括：N+发射极，Pwell区域，其中所述Pwell区域中设置有第一槽栅和第二槽栅；N漂移区；载流子存储层；P注入层；无圆胞区域，所述无圆胞区域中设置有局部栅极变窄偏置结构，其中，局部栅极变窄偏置结构包括：第一栅极，所述第一栅极在底部形成横向增宽的结构，且增宽方向朝向第二栅极；第二栅极，所述第二栅极在底部形成横向增宽的结构，且所述增宽方向朝向所述第一栅极。解决了现有技术中的绝缘栅双极晶体管载流子存储层技术浓度提高后，导致绝缘栅双极晶体管耐压降低的技术问题，达到了在大幅度降低导通压降同时，能够维持原有的耐压能力，从而全面提升器件的各项参数能力的技术效果。
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公开(公告)号：CN111176364A
公开(公告)日：2020-05-19
申请号：CN202010040760.0
申请日：2020-01-14
Applicant: 中国科学院微电子研究所
IPC: G05F1/567
Abstract: 本发明公开了一种高阶温度补偿电路以及低温漂电压基准电路，所述高阶温度补偿电路包括第一电流求和电路、第一电阻以及第一PNP三极管；所述第一电流求和电路用于对第一电流和第二电流进行求和，获得第三电流，其中，所述第一电流与温度正线性相关，所述第二电流与温度负相关；所述第一PNP三极管的发射极连接所述第一电阻的一端并适于接收所述第三电流，所述第三PNP三极管的集电极连接所述第三PNP三极管的基极并接地；所述第一电阻的另一端连接所述第二电流流过的支路。本发明提供的高阶温度补偿电路以及低温漂电压基准电路，所述高阶温度补偿电路具有结构简单、面积小的特性。
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公开(公告)号：CN110867826A
公开(公告)日：2020-03-06
申请号：CN201911019145.5
申请日：2019-10-24
Applicant: 中国科学院微电子研究所
Abstract: 本发明属于模拟集成电路技术领域，公开了一种低温漂欠压锁定电路，包括：采样电路，对电源电压进行采样后输出采样电压信号；带隙基准电路，产生带隙基准电压并接收所述采样电压信号；电流镜电路，镜像所述带隙基准电路的两条支路的电流并比较所述采样电压信号和带隙基准电压输出比较信号；输出缓冲电路，接收并放大整形所述比较信号。本发明提供的低温漂欠压锁定电路结构简单，占用面积小，功耗低还具有温度漂移小的优点。
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公开(公告)号：CN106569042B
公开(公告)日：2019-07-26
申请号：CN201610972295.8
申请日：2016-10-31
Applicant: 中国科学院微电子研究所
IPC: G01R29/02 , H03K19/0948
Abstract: 本发明涉及电脉冲宽度测量技术领域，尤其涉及一种单粒子瞬态脉冲宽度测量电路，包括锁存电路的输入端与待测信号输入端连接；至少一级延迟锁存电路中的第一级延迟锁存电路的第一输入端与待测信号输入端连接，第一级延迟锁存电路的第二输入端与锁存电路的输出端连接；当单粒子瞬态脉冲宽度测量电路包含二级以上的延迟锁存电路时，从第二级延迟锁存电路开始，每级延迟锁存电路的输入端与前一级延迟锁存电路的输出端连接；其中，在待测信号输入端接入待测单粒子瞬态脉冲信号后，锁存电路翻转驱动至少一级延迟锁存电路顺次发生翻转，将锁存电路的输出端和至少一级延迟锁存电路中各个延迟锁存电路的输出端作为单粒子瞬态脉冲宽度测量电路的信号输出端。
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公开(公告)号：CN109962098A
公开(公告)日：2019-07-02
申请号：CN201910138049.6
申请日：2019-02-25
Applicant: 中国科学院微电子研究所
Abstract: 本发明尤其涉及双向可控硅静电放电保护结构及SOI结构：在深N型掺杂区内设置有第一N型掺杂区、第二P型掺杂区和第二N型掺杂区；在第一P型掺杂区内设置有第一P型重掺杂区和第一N型重掺杂区；在第二P型掺杂区内设置有第二N型重掺杂区、第二P型重掺杂区和第三N型重掺杂区；在第三P型掺杂区内设置有第四N型重掺杂区和第三P型重掺杂区；在第一N型掺杂区和第二N型掺杂区的上方均设置有浅槽隔离区；第一引出电极的一端分别与第一P型重掺杂区和第一N型重掺杂区连接，第二引出电极的一端分别与第二N型重掺杂区、第二P型重掺杂区和第三N型重掺杂区连接，第三引出电极的一端分别与第四N型重掺杂区和第三P型重掺杂区连接。
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Patent Agency Ranking
公开(公告)号：CN109786374A
公开(公告)日：2019-05-21
申请号：CN201910010758.6
申请日：2019-01-07
Applicant: 中国科学院微电子研究所
IPC: H01L27/02
Abstract: 本发明涉及半导体器件技术领域，尤其涉及一种SOI功率开关的ESD保护器件，包括：P型衬底；P型衬底上的N型深阱；在N型深阱上依次排布的第一N阱、第一P阱、第二N阱、第二P阱、第三N阱，第二N阱的宽度范围为2-8μm；第一P阱内包括第一P+注入区、第一N+注入区，在第一P阱和第二N阱之间横跨有第二P+注入区；第二P阱内包括第二N+注入区、第四P+注入区，在第二N阱和第二P阱之间横跨有第三P+注入区；第二N阱上有栅氧化层，栅氧化层的长度范围为0.25～6μm，第一P+注入区和第一N+注入区连接至阳极，第二N+注入区和第四P+注入区连接至阴极，提高了器件的维持电压，降低了器件的触发电压，提高了防护性能。
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公开(公告)号：CN109742071A
公开(公告)日：2019-05-10
申请号：CN201910010757.1
申请日：2019-01-07
Applicant: 中国科学院微电子研究所
IPC: H01L27/02
Abstract: 本发明涉及半导体器件技术领域，尤其涉及一种SOI功率开关的ESD保护器件，包括：P型衬底；P型衬底上的N型深阱；在N型深阱上依次排布的第一N阱、第一P阱、第一P型本征掺杂区、第二N阱、第二P型本征掺杂区、第二P阱、第三N阱，第一P型本征掺杂区隔离第一P阱和第二N阱，第二P型本征掺杂区隔离第二N阱和第二P阱；第一P阱内包括第一P+注入区、第一N+注入区；第二P阱内包括第二N+注入区、第二P+注入区；第二N阱上有栅氧化层，第一P+注入区和第一N+注入区连接至阳极，第二N+注入区和第二P+注入区连接至阴极，提高了器件的维持电压，降低了器件的触发电压，提高了双向防护性能。
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公开(公告)号：CN106407556B
公开(公告)日：2019-04-30
申请号：CN201610826177.6
申请日：2016-09-14
Applicant: 中国科学院微电子研究所
IPC: G06F17/50 , H03K19/0185
Abstract: 本发明公开了一种集成芯片的制作方法，包括：将目标器件分解成N个第一小器件；将目标器件与M个第二小器件串联或并联；通过两个MOS管的通断来控制是否接入第一小器件或第二小器件；将译码器的输出端与两个MOS管中的第一栅极相连，两个MOS管中的第二栅极与控制端口相连；通过对译码器的输入端口施加不同的电平控制译码器的输出端输出不同的电平信号，控制MOS管的通断以控制各第一小器件或各第二小器件的接入来调节目标器件的大小，并确定目标器件的最终大小；芯片封装时，根据最终大小对应的端口电平高低对端口进行固定电位。通过上述技术方案解决了现有技术中集成芯片调修效率低下、开发成本增加的技术问题。
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公开(公告)号：CN108270429A
公开(公告)日：2018-07-10
申请号：CN201810018508.2
申请日：2018-01-09
Applicant: 中国科学院微电子研究所
IPC: H03K19/003 , H03K19/0185
Abstract: 本申请实施例提供的一种抗双节点翻转的锁存器，涉及集成电路技术领域，所述锁存器包括：所述锁存器具有存储节点A、存储节点B、存储节点C、存储节点D、存储节点E、存储节点F；所述锁存器还具有：第一交叉耦合结构；第二交叉耦合结构；第三交叉耦合结构；第四交叉耦合结构；第五交叉耦合结构；第六交叉耦合结构；第七交叉耦合结构；第八交叉耦合结构；第九交叉耦合结构。解决了现有技术中的锁存器无法在小面积电路结构中实现抗双节点翻转的技术问题，使得本申请提供的锁存器达到了提高数字集成电路在恶劣条件下抗单粒子翻转的能力、抗双节点翻转、可靠性高、低面积开销的技术效果。
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公开(公告)号：CN108039362A
公开(公告)日：2018-05-15
申请号：CN201710875851.4
申请日：2017-09-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/10 , H01L29/423 , H01L29/78
Abstract: 本发明公开了一种晶体管、钳位电路及集成电路，晶体管包括：衬底、氧化物层、硅层；源区和漏区之间为沟道区，其中，源区和漏区均为第一掺杂类型的重掺杂；沟道区上设置有多晶硅栅极；栅极沿第一方向依次分为第一段区域、第二段区域和第三段区域，其中，第一方向为源区至漏区的方向，其中，第一段区域为第二掺杂类型的重掺杂，第二段区域均为非掺杂多晶硅，第三段区域为所述第一掺杂类型的重掺杂，第一掺杂类型与第二掺杂类型不相同。本发明提供的器件和电路，用以解决现有技术中用于静电保护的MOSFET存在静电保护能力和漏电控制不能兼顾的技术问题。在保证ESD保护能力的基础上实现减小漏电的技术效果。
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