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公开(公告)号：CN111158636A
公开(公告)日：2020-05-15
申请号：CN201911220379.6
申请日：2019-12-03
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: G06F7/57 , G06F7/544 , H04L12/741
Abstract: 本发明提供了一种可重构计算结构及乘累加计算处理阵列的路由寻址方法、装置。该结构中，可重构计算模块包括至少一个乘累加计算处理阵列，每个乘累加计算处理阵列包括ram单元和算式生成器，每个ram单元由四个ram块拼接而成，每个ram单元均由相应的计算算粒与其对应，用来完成典型的乘累加运算，每个算式生成器有四个接口，可通过接口与周边的ram单元连接。本发明提出的可重构计算结构，通过构建包含ram单元和算式生成器的乘累加计算处理阵列，每个阵列内部和阵列之间可通过算式生成器将各个ram单元互联，进而将将若干个乘累加计算处理阵列形成网状结构，相比传统的总线型或crossbar型互联结构而言，本互联结构逻辑电路设计简单。
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公开(公告)号：CN108965300A
公开(公告)日：2018-12-07
申请号：CN201810806999.7
申请日：2018-07-21
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
CPC classification number: H04L69/22 , H04L43/026 , H04L69/03
Abstract: 本发明属于数据包生成技术领域，特别是涉及一种数据包生成方法、装置及计算机可读存储介质，该方法包括：接收待生成数据包包头内各个关键字段所在的目标字节的目标值、掩码和任意相邻的两个所述目标字节之间的间隔值；针对每个所述目标字节，将所述目标值添加到所述目标字节中与所述掩码中第一预设值对应的比特位上，将所述目标字节中与所述掩码中第二预设值对应的比特位上添加第二预设值补位，得到目标字节值；根据多个所述目标字节值及根据所述间隔值确定的补位字符串生成与所述目标协议类型对应的包头内容；将所述包头内容和预设的数据字段进行封装，得到所述待生成数据包。本发明能够提高数据包生成过程效率。
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公开(公告)号：CN108848093A
公开(公告)日：2018-11-20
申请号：CN201810645671.1
申请日：2018-06-21
Applicant: 中国人民解放军战略支援部队信息工程大学 , 天津市滨海新区信息技术创新中心
IPC: H04L29/06 , H04L12/775
CPC classification number: H04L63/1466 , H04L45/58 , H04L63/1433
Abstract: 本发明提供一种路由计算单元和网络节点设备。该路由计算单元包括：多核处理器，以及分别与所述多核处理器连接的输入接口和输出接口；所述输入接口用于接收协议控制数据；所述多核处理器用于通过运行多套预设异构协议栈软件对所述协议控制数据进行计算处理得到多个计算结果，根据所述多个计算结果确定路由数据；所述输出接口用于输出所述路由数据。该网络节点设备包括至少一个上述的路由计算单元。本发明可以有效防御针对路由计算单元的攻击，防御方式可靠、实用，从而提高了网络节点设备的安全性。
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公开(公告)号：CN113553031B
公开(公告)日：2023-02-24
申请号：CN202110626788.7
申请日：2021-06-04
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: G06F8/20 , G06F8/71 , G06N3/008 , G06N3/0464 , G06N3/063
Abstract: 本发明属于信号处理及深度学习技术领域，特别涉及一种软件定义变结构计算架构及利用其实现的左右脑一体化资源联合分配方法，基于拟态计算思想通过建立能够满足传统信号处理与深度学习全流程计算需求的左右脑一体化软件定义变结构计算实现左脑高精度信号处理与右脑低精度深度学习。本发明基于拟态计算思想通过建立混合颗粒度的异构构件化计算资源池、分布式层次化存储结构以及软件定义互连结构，根据任务计算需求与负载变化实现软件定义灵活变结构的左右脑计算方法，一方面解决传统信号处理与深度学习的高效衔接与一体化实现，另一方面通过软件定义变结构计算解决传统信号处理与深度学习的高性能、高效能以及高灵活实现问题，具有较好的应用前景。
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公开(公告)号：CN111880634B
公开(公告)日：2022-07-12
申请号：CN202010602603.4
申请日：2020-06-29
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种SRIO交换芯片的复位结构及其复位状态监控方法。该复位结构包括：全局复位模块，所述全局复位模块的输入端连接复位源，其输出端连接交换芯片的复位对象；所述复位源包括外部引脚输入源、端口逻辑的复位请求处理源和全局寄存器配置源；所述复位对象包括：包含核心PLL和分频器的时钟模块，包含SerDes PLL、SerDes数据逻辑和SerDes寄存器的SerDes模块，包含端口逻辑和端口寄存器的端口模块，包含交换逻辑和交换寄存器的核心交换模块，I2C模块，JTAG模块和全局寄存器模块。本发明可以处理多种类型的复位源，每种复位源可以对交换芯片的不同范围进行复位，并且当多个复位源同时有效时，还可以按照复位优先级依次进行复位操作，以保证复位的可靠性。
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Patent Agency Ranking
公开(公告)号：CN113572486B
公开(公告)日：2022-06-24
申请号：CN202110731602.4
申请日：2021-06-29
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种具有低速SerDes接口的发送器、接收器及其电路设计方法。该发送器包括SerDes模拟电路和SerDes数字电路，SerDes数字电路包括：四分频模块，用于将SerDes模拟电路产生的SerDes并行数据发送时钟tx_clk_20t进行四分频产生控制器的并行数据发送时钟pma_tx_clk输入至协议控制器；异步FIFO模块，用于对来自协议控制器的数据进行跨异步读取；tx_data_repeat_gen模块，用于将异步FIFO模块读取的一个位宽为40bit的数据rd_data_40中的每一bit均重复发送一次，得到一个位宽为80bit的数据tx_data_80；位宽转换模块，用于对tx_data_repeat_gen模块输出的数据tx_data_80进行80bit到20bit的位宽转换；SerDes模拟电路，用于对位宽转换模块输出的数据进行并串转换处理，并通过其高速差分串行通道线TX_P/TX_N将数据发送出去；以及产生SerDes并行数据发送时钟tx_clk_20t。
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公开(公告)号：CN111131169B
公开(公告)日：2022-05-06
申请号：CN201911208371.8
申请日：2019-11-30
Applicant: 中国人民解放军战略支援部队信息工程大学
IPC: H04L9/40
Abstract: 本发明属于交换网络安全技术领域，公开一种面向交换网络的动态ID隐藏方法，包括：步骤1：设置交换设备端口的内外网属性，建立端口内外网属性表；步骤2：构建隐藏ID池；步骤3：设置内外网ID隐藏表；步骤4：动态调整ID映射算法。本发明针对特定ID的普通类型攻击，攻击者无法通过扫描用户的ID达到攻击用户的目的，比如DDos攻击等；针对特定ID的APT攻击，本发明可以动态的变换内外网ID映射关系，理论上，只要动态ID变换周期小于攻击者破解周期，就可以避免该类攻击；该方法采用软件构建隐藏ID池，硬件实现隐藏表，并通过随机动态调度隐藏ID池的方式实现了动态ID变换，可以防御针对用户ID的攻击手段。
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公开(公告)号：CN110138505B
公开(公告)日：2022-03-25
申请号：CN201910247526.2
申请日：2019-03-29
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供了一种异构协议转换的CRC计算方法及系统，涉及数据处理的技术领域，包括：获取初始待转换协议数据包；对初始待转换协议数据包进行解码操作，基于解码结果验证初始待转换协议数据包是否传输正确；若初始待转换协议数据包传输正确，则基于目标协议转换要求，对初始待转换协议数据包中的包头数据执行修改操作，得到中间待转换协议数据包，其中，修改操作包括以下至少一种：增加数据操作，删减数据操作，替换数据操作；计算中间待转换协议数据包的CRC校验值，并将CRC校验值更新至中间待转换协议数据包中，得到目标待转换协议数据包。解决了现有技术中在进行异构协议转换的CRC编码计算时，耗费时间较长，异构协议转换效率较低的技术问题。
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公开(公告)号：CN110493310B
公开(公告)日：2021-09-10
申请号：CN201910646042.5
申请日：2019-07-17
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明提供一种软件定义的协议控制器及方法。该协议控制器包括：链路层发送侧功能单元，用于对用户输入接口输入的数据包进行包缓存和管理、生成控制符、以及将数据包和控制符组合发送至PCS输入并行总线；链路接收侧功能单元，用于将PCS输入并行总线上的数据分离为控制符和数据包、以及按照协议规定将数据包输出至用户输出接口；链路层状态寄存器，用于存储协议控制器链路层的状态信息。该方法包括：接收用户输入接口输入的数据包进行包缓存和管理，并选择优先发送的数据包；生成控制符；将数据包和控制符发送至PCS输入并行总线；将数据分离为控制符和数据包；将接收的数据包输出至用户输出接口。本发明增加了通信接口的灵活性。
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公开(公告)号：CN113110943A
公开(公告)日：2021-07-13
申请号：CN202110344052.0
申请日：2021-03-31
Applicant: 中国人民解放军战略支援部队信息工程大学
Abstract: 本发明属于交换芯片技术领域，特别涉及一种软件定义交换结构及基于该结构的数据交换方法，用于适配信息系统中不同应用需求，该结构包含：通过共享缓存结构组成的第一级交换，与通过CrossBar矩阵组成的第二级交换，其中，第一级交换中的共享缓存结构设置有m*n个端口，该m*n个端口均分为n个端口组，每个端口组内共享输入缓存和输出缓存，端口组之间通过第二级交换中的CrossBar矩阵连接。本发明综合考虑共享缓存交换和CrossBar矩阵交换两种交换结构的优缺点，将二者优点结合起来，基于软件定义互连技术实现高吞吐低时延交换结构的可编程特性以及协议无关性，满足交换芯片在多种不同场景下的实际应用，具有较好的应用前景。
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