-
公开(公告)号：CN115206976A
公开(公告)日：2022-10-18
申请号：CN202111527279.5
申请日：2021-12-14
Applicant: 三星电子株式会社
IPC: H01L27/11 , H01L23/48 , H01L23/522 , H01L23/528
Abstract: 提供了一种半导体装置。所述半导体装置包括：第一有源图案，位于基底上；位于第一有源图案上的一对第一源极/漏极图案以及位于所述一对第一源极/漏极图案之间的第一沟道图案，其中，第一沟道图案包括彼此堆叠并间隔开的多个半导体图案；第一栅电极，位于第一沟道图案上；第一栅极切割图案，与第一沟道图案相邻并且穿透第一栅电极；以及第一残留图案，位于第一栅极切割图案与第一沟道图案之间。第一残留图案覆盖第一沟道图案的所述多个半导体图案中的至少一个半导体图案的最外面的侧壁。第一栅电极包括在第一栅电极的上部分上的与第一残留图案竖直叠置的第一延伸部。
-
公开(公告)号：CN114068716A
公开(公告)日：2022-02-18
申请号：CN202110823416.3
申请日：2021-07-21
Applicant: 三星电子株式会社
Abstract: 提供了半导体装置，所述半导体装置包括：第一有源图案，包括在第一方向上延伸的第一下部图案和与第一下部图案间隔开的第一片状图案；以及第一栅电极，在第一下部图案上，第一栅电极在与第一方向不同的第二方向上延伸并且围绕第一片状图案，其中，第一下部图案包括彼此背对的第一侧壁和第二侧壁，第一下部图案的第一侧壁和第一下部图案的第二侧壁中的每个在第一方向上延伸，第一栅电极在第二方向上与第一下部图案的第一侧壁叠置第一深度，第一栅电极在第二方向上与第一下部图案的第二侧壁叠置第二深度，并且第一深度与第二深度不同。
-
公开(公告)号：CN106098775B
公开(公告)日：2021-02-02
申请号：CN201610282358.7
申请日：2016-04-29
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/768
Abstract: 本公开涉及半导体器件。一种半导体器件包括：栅结构，其在衬底上在第二方向上延伸；源/漏层，设置于衬底的在交叉第二方向的第一方向上与栅结构相邻的部分上；第一导电接触插塞，在栅结构上；以及第二接触插塞结构，其设置在源/漏层上。第二接触插塞结构包括第二导电接触插塞和绝缘图案，第二导电接触插塞和绝缘图案沿第二方向设置并且彼此接触。第一导电接触插塞和绝缘图案在第一方向上彼此相邻。第一和第二导电接触插塞彼此间隔开。
-
公开(公告)号：CN110690217A
公开(公告)日：2020-01-14
申请号：CN201910603188.1
申请日：2019-07-05
Applicant: 三星电子株式会社
IPC: H01L27/092
Abstract: 提供了半导体器件和形成该半导体器件的方法。该半导体器件可以包括衬底、在衬底上彼此相邻的成对半导体图案、在该成对半导体图案上的栅电极、连接到该成对半导体图案的源极/漏极图案、以及在该成对半导体图案的表面上的铁电图案。该成对半导体图案的所述表面可以彼此面对，并且铁电图案可以限定该成对半导体图案之间的第一空间。栅电极可以包括在第一空间中的功函数金属图案。
-
公开(公告)号：CN106981485A
公开(公告)日：2017-07-25
申请号：CN201610873691.5
申请日：2016-09-30
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/423 , H03K19/0185
Abstract: 本发明公开了一种CMOS器件和CMOS反相器。CMOS器件包括：衬底，其具有在第一方向上延伸且由器件隔离层限定的有源线，所述衬底被划分为NMOS区、PMOS区以及介于NMOS区与PMOS区之间且具有器件隔离层而不具有有源线的边界区；栅线，其在第二方向上延伸与有源线交叉，并且具有位于NMOS区中的有源线上的第一栅极结构、位于PMOS区中的有源线上的第二栅极结构以及位于边界区中的器件隔离层上的第三栅极结构。第三栅极结构的电阻和寄生电容小于第一栅极结构和第二栅极结构的电阻和寄生电容。因此，可获得CMOS器件更好的AC性能和DC性能。
-
Patent Agency Ranking
公开(公告)号：CN101582296A
公开(公告)日：2009-11-18
申请号：CN200910128693.1
申请日：2009-03-24
Applicant: 三星电子株式会社
IPC: G11C23/00 , H01L27/108
Abstract: 本发明公开了机电开关及其形成方法。本发明提供了一种存储器装置，该存储器装置包括形成在存储器单元中的贮存节点、第一电极和第二电极，贮存节点贮存电荷，第一电极包括电连接到第二部分的第一部分，当第二电极被赋予能量时，第一部分移动以连接到贮存节点。
-
公开(公告)号：CN120035215A
公开(公告)日：2025-05-23
申请号：CN202411129180.3
申请日：2024-08-16
Applicant: 三星电子株式会社
IPC: H10D84/85 , H01L23/62 , H01L23/528 , H10D84/03
Abstract: 提供一种集成电路器件，该集成电路器件包括：第一电力线和第二电力线，在衬底上在相对衬底的竖直方向上与第一单元区、单元间分离区和第二单元区重叠；第一电力分接单元，穿透衬底，并且从第一电力线接收第一电压；第二电力分接单元，穿透衬底，并且从第二电力线接收与第一电压不同的第二电压；第一虚设栅极绝缘线和第二虚设栅极绝缘线，第一虚设栅极绝缘线和第二虚设栅极绝缘线彼此分开，第一电力分接单元和第二电力分接单元介于第一虚设栅极绝缘线与第二虚设栅极绝缘线之间；以及虚设栅极绝缘桥，限定真空空间，并且连接到第一虚设栅极绝缘线和第二虚设栅极绝缘线。
-
公开(公告)号：CN119677170A
公开(公告)日：2025-03-21
申请号：CN202410412149.4
申请日：2024-04-08
Applicant: 三星电子株式会社
Abstract: 本公开提供了一种半导体装置。半导体装置包括：绝缘层，其包括第一表面、第二表面和元件隔离沟槽；绝缘图案，其位于绝缘层的第一表面上；有源图案，其位于绝缘图案上并且包括沟道图案；源极/漏极图案，其位于有源图案的至少一侧上；下布线结构，其位于绝缘层的第二表面上；以及通孔件，其在绝缘层中延伸并且连接源极/漏极图案和下布线结构，其中，绝缘图案可以包括位于绝缘层和有源图案之间的第一部分、围绕通孔件的至少一部分的第二部分、以及位于元件隔离沟槽的底表面上的第三部分。
-
公开(公告)号：CN117917772A
公开(公告)日：2024-04-23
申请号：CN202311250732.1
申请日：2023-09-26
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/78 , H01L29/10
Abstract: 一种半导体器件包括：第一元件分隔结构、第二元件分隔结构和第三元件分隔结构，其沿着第一方向依次设置并且在与所述第一方向相交的第二方向上延伸；第一有源图案，其在所述第一元件分隔结构与所述第二元件分隔结构之间沿所述第一方向延伸；第二有源图案，其在所述第二元件分隔结构与所述第三元件分隔结构之间沿所述第一方向延伸并且通过所述第二元件分隔结构与所述第一有源图案分隔开；第一栅电极，其在所述第一有源图案上沿所述第二方向延伸；以及多个第二栅电极，其在所述第二有源图案上沿所述第二方向延伸，其中，所述第一有源图案在所述第二方向上的宽度大于所述第二有源图案在所述第二方向上的宽度。
-
公开(公告)号：CN110739311B
公开(公告)日：2023-08-08
申请号：CN201910603163.1
申请日：2019-07-05
Applicant: 三星电子株式会社
IPC: H10B10/00 , H01L27/02 , H01L29/417 , H01L21/762 , H01L21/28
Abstract: 一种半导体器件包括在衬底的逻辑单元区域的PMOSFET部分上的第一有源图案、在逻辑单元区域的NMOSFET部分上的第二有源图案、在衬底的存储单元区域上的第三有源图案、在第三有源图案之间的第四有源图案、以及填充多个第一沟槽和多个第二沟槽的器件隔离层。每个第一沟槽插置在第一有源图案之间和第二有源图案之间。每个第二沟槽插置在第四有源图案之间以及在第三有源图案与第四有源图案之间。第三有源图案和第四有源图案的每个包括彼此垂直间隔开的第一半导体图案和第二半导体图案。第二沟槽的深度大于第一沟槽的深度。
-
-
-
-
-
-
-
-
-
Search Results
51
records
(took 0.045 seconds)
