非易失性存储器件及其制造方法

    公开(公告)号:CN109801917B

    公开(公告)日:2024-03-29

    申请号:CN201811358189.6

    申请日:2018-11-15

    Abstract: 一种非易失性存储器件及其制造方法,该器件包括:第一半导体层,该第一半导体层包括上基板和存储单元阵列,该存储单元阵列包括堆叠在上基板上的多个栅极导电层以及穿过所述多个栅极导电层并在垂直于上基板的顶表面的方向上延伸的多个柱;以及在第一半导体层下面的第二半导体层,第二半导体层包括下基板、在下基板和上基板之间的至少一个接触插塞以及在下基板上并配置为通过所述至少一个接触插塞输出用于所述多个柱的公共源极电压的公共源极线驱动器。

    具有虚设单元的非易失性存储器装置及控制其的方法

    公开(公告)号:CN108231103B

    公开(公告)日:2022-05-17

    申请号:CN201710674849.0

    申请日:2017-08-09

    Abstract: 提供了具有虚设单元的非易失性存储器装置及控制其的方法。非易失性存储器装置包括单元串、地选择晶体管和至少一个虚设单元。单元串包括至少一个存储器单元。所述至少一个虚设单元设置在至少一个存储器单元与地选择晶体管之间并连接到位线。控制器运行虚设单元控制逻辑,虚设单元控制逻辑被配置为在预充电周期的至少一部分中将至少一个虚设单元的栅极电压控制为低于至少一个虚设单元的阈值电压。

    非易失性存储装置
    24.
    发明授权

    公开(公告)号:CN108399931B

    公开(公告)日:2022-02-01

    申请号:CN201711282951.2

    申请日:2017-12-07

    Abstract: 提供了非易失性存储装置。所述非易失性存储装置包括:存储单元阵列,具有多个面;多个页缓冲器,布置为与多个面中的每个面对应;以及控制逻辑电路,被配置为向多个页缓冲器中的每个页缓冲器传输位线设定信号。多个页缓冲器中的每个包括被配置为响应于位线设定信号对感测节点和位线进行预充电的预充电电路以及被配置为响应于位线截止信号执行位线截止操作的截止电路。控制逻辑电路被配置为当位线设定信号的电平根据位线截止信号的梯度而改变时来控制转换时间,其中,位线截止信号从第一电平改变为第二电平。

    补偿目标栅极线的电压降的非易失性存储器装置

    公开(公告)号:CN109979944A

    公开(公告)日:2019-07-05

    申请号:CN201811540991.7

    申请日:2018-12-17

    Inventor: 朴俊泓 任琫淳

    Abstract: 提供了一种非易失性存储器装置,所述非易失性存储器装置包括:多条栅极线,在第一方向上延伸且在第二方向上堆叠以形成存储器块,其中,第二方向垂直于第一方向;地址解码器,设置在多条栅极线的第一侧处以驱动多条栅极线;电压补偿线,在第一方向上基本平行于多条栅极线地延伸,并且在第二方向上与多条栅极线之中的目标栅极线叠置;上升竖直接触件,在第二方向上延伸以使地址解码器和电压补偿线的第一部分连接;导电路径,在第二方向上使电压补偿线的第一部分和第二部分与目标栅极线的近端部分和远端部分连接。

    非易失性存储器装置和在其中编程的方法

    公开(公告)号:CN109961820B

    公开(公告)日:2024-09-17

    申请号:CN201811556056.X

    申请日:2018-12-19

    Abstract: 为了在非易失性存储器装置中编程,存储器块设有在竖直方向上布置的多个子块,其中存储器块包括多个单元串,每个单元串包括串联连接并且在竖直方向上布置的多个存储器单元。多个中间开关晶体管在竖直方向上布置在两个相邻子块之间的边界部分中。在编程操作期间基于编程地址选择性地激活所述多个中间开关晶体管中的每一个。选择性地激活所述多个中间开关晶体管中的每一个包括:基于编程地址选择性地导通选择的单元串中的一个或多个中间开关晶体管。

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