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公开(公告)号：CN113161360B
公开(公告)日：2022-11-01
申请号：CN202110448993.9
申请日：2021-04-25
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/11521 , H01L27/11526 , H01L27/11531
Abstract: 本发明提供了一种半浮栅存储器的制造工艺，包括：提供衬底；在衬底的上表面生成具有第一U型槽结构的半浮栅阱区，第一U型槽结构的底部与衬底接触设置；在半浮栅阱区上生成第一栅介质层；在第一栅介质层处向衬底方向开设第二U型槽结构延伸至半浮栅阱区，第二U型槽结构与第一U型槽结构间隔设置；在第一栅介质层和第二U型槽结构表面生成浮栅，浮栅覆盖第一栅介质层，且填充第一U形槽结构和第二U型槽结构，浮栅与半浮栅阱区在第二U型槽处连接构成二极管结构，本发明通过构筑U型槽结构形成半浮栅晶体管的沟道区域和二极管区域，来增大集成密度，提高电荷写入速度，同时可以大面积生产与现有制造工艺兼容。另外，本发明还提供了半浮栅存储器。
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公开(公告)号：CN112151503B
公开(公告)日：2022-10-25
申请号：CN202010825082.9
申请日：2020-08-17
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L23/528 , H01L23/532 , H01L23/367 , H01L23/373 , H01L21/768
Abstract: 本发明公开一种石墨烯/铜复合互连结构及其制造方法。该石墨烯/铜复合互连结构包括：底部沟槽，形成在绝缘介质(200)内，内部填充底层铜互连线(201)；通孔，贯穿第一刻蚀终止层(202)和第一绝缘介质层(203)所构成的第一介质叠层，通孔内填充有石墨烯(204)；顶部沟槽，贯穿第二刻蚀终止层(205)和第二绝缘介质层(206)所构成的第二介质叠层，内部填充有顶层铜互连线；介质覆盖层(210)，覆盖上述结构的上表面，其中，所述石墨烯(204)的上下表面分别与顶层铜互连线和底层铜互连线(201)相接触。本发明通过石墨烯连通各层金属连线，能够有效降低电阻率，提高散热性能。
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公开(公告)号：CN112018079B
公开(公告)日：2022-10-25
申请号：CN202010747376.4
申请日：2020-07-29
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本发明公开一种铜互连结构及其制备方法。该铜互连结构包括：自下而上依次包括铜金属线(200)、第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204)；通孔/沟槽结构，两者垂直相连通，贯穿第一刻蚀终止层(201)、第一介质层(202)、第二刻蚀终止层(203)和第二介质层(204)，其中，沟槽位于通孔上方；AlN/Al2O3叠层薄膜(206)，阻挡层(207)和铜薄膜(208)，其中，AlN/Al2O3叠层薄膜(206)形成在通孔和所述沟槽的侧壁，且不与通孔底部相接触；阻挡层(207)覆盖AlN/Al2O3叠层薄膜(206)并覆盖通孔底部的铜金属线(200)的表面；铜薄膜(208)完全填充通孔/沟槽内部；铜扩散覆盖层(209)，覆盖铜互连结构的上表面。
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公开(公告)号：CN115224186A
公开(公告)日：2022-10-21
申请号：CN202210879939.4
申请日：2022-07-25
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
Abstract: 本发明提供了一种约瑟夫森结制备装置、方法及约瑟夫森结。该装置包括输送单元、第一沉积单元、第二沉积单元、光刻单元和刻蚀单元，通过第一沉积单元和第二沉积单元制备约瑟夫森结，通过光刻单元和刻蚀单元对约瑟夫森结进行图形化。本发明的约瑟夫森结制备装置通过真空通道对第一沉积单元、第二沉积单元、光刻单元和刻蚀单元进行连通，通过第一沉积单元、第二沉积单元、光刻单元和刻蚀单元分别设置于真空通道的不同侧面，通过输送单元对约瑟夫森结在四个加工单元内进行输送，能够极大的降低约瑟夫森结在制备和图形化过程中需要移动的距离，降低传递过程会对器件性能的影响，保证约瑟夫森结薄膜质量的一致性。
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公开(公告)号：CN113451428B
公开(公告)日：2022-10-21
申请号：CN202110720224.X
申请日：2021-06-28
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L31/0224 , H01L31/113 , H01L29/423 , H01L29/792 , H01L31/18 , H01L21/28 , H01L21/34 , G11C11/42
Abstract: 本发明提供了一种双半浮栅光电存储器，包括栅极、电荷阻挡层、电荷俘获层、电荷隧穿层、有源沟道层、源电极和漏电极；所述电荷俘获层包括第一电荷俘获层和第二电荷俘获层，设置于所述第一电荷俘获层上表面的所述电荷隧穿层的厚度大于设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度，使得在没有单色光光照条件时所述双半浮栅光电存储器就能具有电脉冲编程特性，在不同波长光照下所述第一电荷俘获层和所述第二电荷俘获层产生不同的阈值电压，且随着栅极脉冲电压的增加产生的阈值电压都是随之增加，且具有多级存储特性和较好的数据保持特性，以及较好的编程耐受性和擦除耐受性。本发明还提供了所述双半浮栅光电存储器的制备工艺。
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Patent Agency Ranking
公开(公告)号：CN112908992B
公开(公告)日：2022-10-21
申请号：CN202110106356.3
申请日：2021-01-26
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L27/08 , H01L21/822
Abstract: 本发明提供了一种三维集成结构。包括第一纳米电容和第二纳米电容，第二纳米电容包括绝缘衬底、第二底部金属电极层和第二顶部金属电极层，绝缘衬底设于第一顶部金属电极层，绝缘衬底间隔设有若干第一容纳槽，第一容纳槽的底端设有显露出第一顶部金属电极层的开口，所述第二底部金属电极层设于所述第一容纳槽内，且通过所述开口与所述第一顶部金属电极层电连接，第二纳米电容采用绝缘衬底制成，由于自身的绝缘属性，第二底部金属电极层可直接设置在绝缘衬底，减少了加工工艺，并且第二底部金属电极层通过开口与第一顶部金属电极层直接连接，使加工工艺更加简单，缩短了制备集成结构的时间。另外，本发明还提供了三维集成结构的制造方法。
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公开(公告)号：CN115207125A
公开(公告)日：2022-10-18
申请号：CN202210692657.3
申请日：2022-06-17
Applicant: 复旦大学
Abstract: 本发明公开一种极化增强的铁电神经突触器件及其制备方法。该极化增强的铁电神经突触器件包括：衬底；二维铁电薄膜，形成在所述衬底上，作为沟道；源电极和漏电极，形成在所述二维铁电薄膜两侧；铁电栅介质层，其为铪基铁电薄膜，形成在上述器件上；栅电极，形成在所述铁电栅介质层上，且位于所述沟道上方；向栅电极施加正向电压，铪基铁电薄膜发生极化翻转，器件电阻变小，这时极化强度仅取决于铪基铁电薄膜；继续施加正向电压，铪基铁电薄膜和二维铁电薄膜均发生极化翻转，器件的电阻变为最小，极化强度变为最大，实现极化增强以及阻态调控范围增加的效果。
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公开(公告)号：CN115206804A
公开(公告)日：2022-10-18
申请号：CN202210582243.5
申请日：2022-05-26
Applicant: 复旦大学 , 上海集成电路制造创新中心有限公司
IPC: H01L21/336 , H01L29/06 , H01L29/78
Abstract: 本发明提供了一种GAA底部介质隔离的制备方法，用于对环栅场效应晶体管的衬底与鳍片之间进行隔离，以此抑制和消除沟道底部的寄生沟道泄漏电流以及寄生电容，该方法包括：S1：提供一衬底，并在衬底上形成鳍片；S2：在所述鳍片上淀积第一掩模层，所述第一掩模层包裹所述鳍片的顶面和侧面；S3：以所述第一掩模层为掩模，对所述衬底进行刻蚀，以在所述鳍片下方的衬底中形成一目标区域；S4：对所述目标区域进行热氧化处理，使得所述目标区域以及目标区域下方的部分衬底形成氧化隔离层。
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公开(公告)号：CN115084364A
公开(公告)日：2022-09-20
申请号：CN202210609621.4
申请日：2022-05-31
Applicant: 复旦大学
Abstract: 本发明公开一种太赫兹神经突触忆阻器件及其制备方法。该太赫兹神经突触忆阻器件包括：衬底；有源区，形成在所述衬底上；两个电极，其为叉指状，包括测试部和指状部，两个电极的测试部分别形成在所述有源区两侧，指状部以一定间隔交错排列在所述有源区上，并且相邻指状部间的间距控制在纳米级；将两个电极分别作为神经突触的突触前端和突触后端，在突触前端施加高频电压信号作为神经突触的激励源，对突触后端的电流信号响应进行采集，从而实现太赫兹神经形态计算功能。
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公开(公告)号：CN115084363A
公开(公告)日：2022-09-20
申请号：CN202210609606.X
申请日：2022-05-31
Applicant: 复旦大学
Abstract: 本发明公开一种铁电半导体结型神经形态忆阻器件及其制备方法。该铁电半导体结型神经形态忆阻器件包括：衬底，其为高掺杂硅片；阻挡层，形成在衬底上，设有凹槽，使底部的高掺杂硅片露出作为底电极；铁电层，形成在凹槽中，与底电极相接触；顶电极，形成在铁电层上，其延伸方向与底电极的延伸方向正交，通过调节施加在顶电极的电压的大小和正负，实现神经形态计算中所需的电导权重逐级调节过程：在顶电极施加正向电压时，铁电层中的铁电畴极化方向翻转向下，器件处于低电阻的状态；施加较小的正向电压时，铁电层中铁电畴发生不完全翻转，器件处于中间电阻状态；施加负向电压时，铁电层中的铁电畴极化方向发生翻转，器件处于高电阻的状态。
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