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公开(公告)号：CN103839580B
公开(公告)日：2016-08-17
申请号：CN201410064466.8
申请日：2014-02-25
Applicant: 中国科学院计算技术研究所
IPC: G11C11/56
Abstract: 本发明公开了一种相变存储器写加速方法，该方法包括：Partial?SET写操作判断步骤和写请求执行步骤，Partial?SET写操作判断步骤为判断相变存储器中当前写请求采用的写脉冲类型为SET或Partial?SET脉冲；写请求执行步骤为根据写脉冲类型，采用SET或快速Partial?SET方法，根据SET和RESET操作的不同写速度实现相变存储器的快速Partial?SET写加速，本发明还公开了一种相变存储器的写加速系统。
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公开(公告)号：CN105809065A
公开(公告)日：2016-07-27
申请号：CN201610134261.1
申请日：2016-03-09
Applicant: 中国科学院计算技术研究所
IPC: G06F21/77
CPC classification number: G06F21/77
Abstract: 本发明适用于信息安全及集成电路技术领域，提供了一种模糊输入输出的强物理不可克隆函数，包括：输入模糊模块，用于将输入激励通过第一随机特性电路转换后再输入给强物理不可克隆函数；输出模糊模块，用于将所述强物理不可克隆函数的输出响应通过第二随机特性电路转换后再输出给外界；所述模糊输入输出的强物理不可克隆函数的物理结构为在三维集成电路上集成所述强物理不可克隆函数和弱物理不可克隆函数，所述弱物理不可克隆函数夹在两层所述强物理不可克隆函数中间。借此，本发明保证强物理不可克隆函数随机性与稳定性的同时，能够有效抵抗建模攻击。
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公开(公告)号：CN105760786A
公开(公告)日：2016-07-13
申请号：CN201610082885.3
申请日：2016-02-06
Applicant: 中国科学院计算技术研究所
IPC: G06F21/76
CPC classification number: G06F21/76
Abstract: 本发明适用于信息安全领域及集成电路领域，提供了一种CPU+FPGA集成芯片的强PUF认证方法及系统，CPU+FPGA集成芯片包括CPU和FPGA，该方法包括：认证端从CRP数据库中获取与CPU+FPGA集成芯片对应的激励；认证端将激励解码为配置比特发送至CPU以进行物理不可克隆函数电路配置；当FPGA上已有电路在运行中时，CPU将接收到的配置比特以部分可重构的方式在FPGA上配置物理不可克隆函数电路；CPU+FPGA集成芯片将物理不可克隆函数电路产生的响应返回给认证端以完成认证。借此，本发明在保证强物理不可克隆函数性能的同时，利用更丰富的工艺偏差，达到更高的安全性、更少的资源占用率。
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公开(公告)号：CN104699574A
公开(公告)日：2015-06-10
申请号：CN201310662178.8
申请日：2013-12-09
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G06F11/22
CPC classification number: G06F12/08
Abstract: 本发明实施例公开了一种建立处理器Cache检查点的方法、装置及系统，以保证建立Cache检查点不存在影响处理器运行，该方法包括：在Cache中内容逐行导出过程中，当接收到处理器写Cache信号时，检测确定处理器写Cache操作对应的Cache行在Cache的已导出部分，执行处理器写Cache操作，同时将写Cache操作写入Cache行中内容导出；当接收到处理器写Cache信号时，检测确定处理器写Cache操作对应的Cache行在Cache的未导出部分，执行处理器写Cache操作，暂停Cache中内容导出；当接收到处理器读Cache信号时，执行处理器读Cache操作，暂停Cache中内容导出。
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公开(公告)号：CN104619005A
公开(公告)日：2015-05-13
申请号：CN201510011817.3
申请日：2015-01-09
Applicant: 中国科学院计算技术研究所
CPC classification number: H04W56/001 , H04W84/18
Abstract: 本发明提供一种水下无线传感器网络媒体介质访问控制方法，所述水下无线传感器网络为同步网络，所述水下无线传感器网络媒体介质访问控制方法包括下列步骤：1)获取水下无线传感器网络的拓扑结构中的最大度n，以及接收所要达到的数据包收发成功率θ；2)对于所述水下无线传感器网络的每个节点，当该节点需要发送数据包时，该节点在连续m个时隙以概率X＝1/(n+1)尝试发送所述数据包，本发明能够很好的适应网络拓扑动态变化的环境；能够确保水下无线传感器网络具有一定的成功发送概率，并尽可能地减少其数据传输延迟以及开销。
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Patent Agency Ranking
公开(公告)号：CN104348738A
公开(公告)日：2015-02-11
申请号：CN201310320809.8
申请日：2013-07-26
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: H04L12/771
Abstract: 本发明实施例提供一种缓存器和路由器。其中，缓存器包括：N个输入端、N+1个Buffer，输入选通模块、第一输出选通模块、故障检测模块和调度模块以及第二输出选通模块；输入选通模块，用于对于进入输入选通模块的每路输入数据，根据调度模块发送的输入选通信号，将进入的第i路输入数据选通到N+1个Buffer中一个Buffer或者选通到第一输出选通模块；第一输出选通模块，用于对于每路输入数据，根据调度模块发送的输出选通信号，将从Buffer进入到第一输出选通模块的第i路输入数据或输入选通模块进入到第一输出选通模块的第i路输入数据，同时选通到故障检测模块和第二输出选通模块。
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公开(公告)号：CN102609563B
公开(公告)日：2014-12-10
申请号：CN201210007365.8
申请日：2012-01-11
Applicant: 中国科学院计算技术研究所
IPC: G06F17/50
Abstract: 本发明提供一种SRAM型FPGA的低功耗设计方法，包括：步骤一、根据FPGA结构及电路信息，建立漏电功耗信息图；步骤二、在布线阶段对各MUX所对应的漏电功耗进行评估，得到漏电功耗；步骤三、将所述漏电功耗引入布线代价函数，从而在布线过程中降低电路漏电功耗。上述方法在布线阶段对电路进行低功耗设计，在布线过程中综合考虑电路时延开销、拥塞开销和漏电功耗开销，几乎不会对电路时序性能产生影响。通过修改电路连线实现方式进行低功耗设计，与FPGA芯片结构无关，不会对FPGA芯片的工艺制造产生影响，对当前主流FPGA均适用，而且不会引入额外的面积开销。
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公开(公告)号：CN103839580A
公开(公告)日：2014-06-04
申请号：CN201410064466.8
申请日：2014-02-25
Applicant: 中国科学院计算技术研究所
IPC: G11C11/56
Abstract: 本发明公开了一种相变存储器写加速方法，该方法包括：Partial-SET写操作判断步骤和写请求执行步骤，Partial-SET写操作判断步骤为判断相变存储器中当前写请求采用的写脉冲类型为SET或Partial-SET脉冲；写请求执行步骤为根据写脉冲类型，采用SET或快速Partial-SET方法，根据SET和RESET操作的不同写速度实现相变存储器的快速Partial-SET写加速，本发明还公开了一种相变存储器的写加速系统。
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公开(公告)号：CN103730155A
公开(公告)日：2014-04-16
申请号：CN201210381337.2
申请日：2012-10-10
Applicant: 华为技术有限公司 , 中国科学院计算技术研究所
IPC: G11C11/56
CPC classification number: G11C13/0069
Abstract: 本发明实施例提供数据写入方法及装置。该方法包括：获取待写入数据与存储器中已存储数据的绝对差值；判断所述绝对差值是否大于预设阈值；若判断为是，则将所述待写入数据写入所述存储器；否则，不执行数据写入操作。本发明实施例提供的数据写入方法及装置能够用于有效减少对存储器进行写操作的次数，从而降低所带来的不良效果。
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公开(公告)号：CN102221671A
公开(公告)日：2011-10-19
申请号：CN201110078659.5
申请日：2011-03-30
Applicant: 中国科学院计算技术研究所
IPC: G01R31/3177
Abstract: 本发明提供了信号稳定性检测器以及采用该信号稳定性检测器的时延测试装置。所述时延测试装置在每一个关键的组合逻辑输出点都设置了一个相应的信号稳定性检测器，用于检测在组合逻辑信号的稳定阶段内每个关键组合逻辑点输出的信号是否发生翻转；以及设置了一个全局错误信号生成器，用于在于当任何一个信号稳定性检测器检测到了组合逻辑信号在检测范围内发生翻转时生成一个全局错误信号，用来指示电路的定时失效。为了有效地支持离线时延测试，还在电路的扫描链中应用了一个局部扫描使能信号生成器。该时延测试装置可以有效地进行在线时延故障检测，又能对离线时延故障检测提供有效地支持，而且硬件开销比较低。
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