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公开(公告)号：CN111293072B
公开(公告)日：2023-06-20
申请号：CN201811503263.9
申请日：2018-12-10
Applicant: 联华电子股份有限公司
IPC: H01L21/768 , H01L23/48 , B82Y30/00 , B82Y40/00
Abstract: 本发明公开一种半导体元件及其制作方法，该制作半导体元件的方法为，首先形成一第一金属内连线于一金属间介电层内，然后进行一处理制作工艺粗糙化第一金属内连线上表面，再形成一纳米碳管接面(carbon nanotube junction,CNT)于该第一金属内连线上。依据本发明一实施例处理制作工艺另包含形成多个突块于该第一金属内连线上表面，其中该等突块以及第一金属内连线包含相同材料。
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公开(公告)号：CN115513274A
公开(公告)日：2022-12-23
申请号：CN202110630599.7
申请日：2021-06-07
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种避免翘曲的半导体结构及其制作方法，其中该避免翘曲的半导体结构包含一晶片，晶片包含一正面和一背面，多个半导体元件设置在正面，一层氧化硅层设置在背面以及一紫外光可穿透氮化硅层覆盖并接触氧化硅层，其中紫外光可穿透氮化硅层的折射率介于1.55至2.10之间。
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公开(公告)号：CN110911409A
公开(公告)日：2020-03-24
申请号：CN201811085070.6
申请日：2018-09-18
Applicant: 联华电子股份有限公司
IPC: H01L27/11521 , H01L27/11568
Abstract: 本发明公开一种非挥发性存储器及其形成方法，其中该非挥发性存储器包含有一背电极、一第一石墨烯带状层、一介电层、一第二石墨烯带状层以及一多孔介电层。背电极设置于一基底中。第一石墨烯带状层设置于基底上。介电层覆盖第一石墨烯带状层，但暴露出第一石墨烯带状层的一部分。第二石墨烯带状层，设置于第一石墨烯带状层上方，其中第二石墨烯带状层包含一悬臂部连接二末端部，且悬臂部位于第一石墨烯带状层暴露出的部分正上方。多孔介电层设置于介电层上且密封悬臂部。
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公开(公告)号：CN119905493A
公开(公告)日：2025-04-29
申请号：CN202311523720.1
申请日：2023-11-15
Applicant: 联华电子股份有限公司
IPC: H01L25/065 , H10B80/00 , H01L23/485 , H01L23/482 , H01L23/31 , H01L23/498 , H01L23/538 , H01L21/56 , H01L21/60
Abstract: 本发明公开一种半导体封装及其制作方法，其中该半导体封装包含重布线层中介层，有第一表面及与第一表面相对的第二表面；扇出接垫，设置在第二表面上；外围接垫，设置在第二表面并沿着重布线层中介层的周边排列；第一半导体芯片，设置在第一表面上并且电连接到扇出接垫；模塑料，模封第一半导体芯片和重布线层中介层的第一表面；穿模通孔，设置在第一半导体芯片周围的模塑料中；外围焊料凸块，设置在穿模通孔内并且直接设置在外围接垫上；硅通孔接垫，设置在第一半导体芯片的背面上；第二半导体芯片，接合到第一半导体芯片的硅通孔接垫和穿模通孔内的外围焊料凸块。
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公开(公告)号：CN118737949A
公开(公告)日：2024-10-01
申请号：CN202310311761.8
申请日：2023-03-28
Applicant: 联华电子股份有限公司
IPC: H01L21/768
Abstract: 本发明公开一种半导体结构及其制作方法，其中该半导体结构包括：衬底；第一介电层，位于所述衬底上；蚀刻停止层，位于所述第一介电层上；第二介电层，位于所述蚀刻停止层上；第一导体和第二导体，位于所述第二介电层中；气隙，位于所述第二介电层中并且位于所述第一导体与所述第二导体之间；以及第一低极性介电层，位于所述气隙内的所述第二介电层的侧壁表面上。
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公开(公告)号：CN117153682A
公开(公告)日：2023-12-01
申请号：CN202210561154.2
申请日：2022-05-23
Applicant: 联华电子股份有限公司
IPC: H01L21/335 , H01L29/06 , H01L29/778
Abstract: 本发明公开一种半导体装置以及其制作方法，其中该半导体装置包括III‑V族化合物半导体层、硅掺杂III‑V族化合物阻障层与富硅张应力层。硅掺杂III‑V族化合物阻障层设置在III‑V族化合物半导体层上，而富硅张应力层设置在硅掺杂III‑V族化合物阻障层上。半导体装置的制作方法包括下列步骤。在III‑V族化合物半导体层上形成III‑V族化合物阻障层。在III‑V族化合物阻障层上形成富硅张应力层。在富硅张应力层形成之后，进行退火制作工艺。富硅张应力层中的一部分的硅通过退火制作工艺扩散进入III‑V族化合物阻障层中而形成硅掺杂III‑V族化合物阻障层。
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公开(公告)号：CN114639731A
公开(公告)日：2022-06-17
申请号：CN202011477204.6
申请日：2020-12-15
Applicant: 联华电子股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明公开一种制作半导体元件的方法。首先形成一鳍状结构于基底上，然后形成一介电层环绕该鳍状结构，进行一退火制作工艺将该介电层转换为浅沟隔离，去除鳍状结构以形成一凹槽，形成一堆叠结构于该凹槽内，其中该堆叠结构包含一第一半导体层设于该鳍状结构上以及一第二半导体层设于该第一半导体层上，且第一半导体层与第二半导体层包含不同材料。
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公开(公告)号：CN114447217A
公开(公告)日：2022-05-06
申请号：CN202011221313.1
申请日：2020-11-05
Applicant: 联华电子股份有限公司
IPC: H01L45/00
Abstract: 本发明公开一种半导体结构及其制作方法，其中该半导体结构包含一基底，一电阻式随机存取存储器位于该基底上，包含有一上电极、一下电极以及一电阻转换层位于该上电极以及该下电极之间，以及一帽盖层，覆盖于该电阻式随机存取存储器外侧，其中该帽盖层具有一上半部分以及一下半部分，且该上半部分与该下半部分所包含的应力不同。
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公开(公告)号：CN111384237A
公开(公告)日：2020-07-07
申请号：CN201811612412.5
申请日：2018-12-27
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法为，首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上，然后形成一第一超低介电常数介电层于第一MTJ上，进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上，再形成一第二超低介电常数介电层于该受损层上。
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公开(公告)号：CN119815835A
公开(公告)日：2025-04-11
申请号：CN202311298899.5
申请日：2023-10-09
Applicant: 联华电子股份有限公司
Abstract: 本发明公开一种磁阻式随机存取存储器结构及其制作方法，其中该磁阻式随机存取存储器结构包含一第一存储器单元和一第二存储器单元，一导电线设置在第一存储器单元和第二存储器单元之间，一SOT金属导电线接触并且电连接第一存储器单元的末端、导电线的末端和第二存储器单元的末端，一第一开关元件电连接SOT金属导电线的末端，一第二开关元件电连接SOT金属导电线的一另一末端，一第三开关元件电连接第一存储器单元的另一末端，一第四开关元件电连接导电线的另一末端以及一第五开关元件电连接第二存储器单元的另一末端。
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