公开(公告)号：CN108511393A

公开(公告)日：2018-09-07

申请号：CN201810086095.1

申请日：2018-01-30

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/8244 ,  H01L27/11

CPC classification number: H01L21/76283 ,  H01L21/31111 ,  H01L21/76232 ,  H01L21/823412 ,  H01L21/823468 ,  H01L21/823481 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/0653 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/78 ,  H01L29/78612 ,  H01L29/78648 ,  H01L27/1104

Abstract: 本公开涉及制造半导体器件的方法和半导体器件。在一种用于在绝缘体上硅衬底之上形成的半导体器件的制造方法中，在宽有源区中的第一半导体层的外周端部之上部分地形成第一外延层。然后，在窄有源区和宽有源区中的第一半导体层的每个之上形成第二外延层。由此，在宽有源区中形成由第一半导体层以及第一和第二外延层的层叠体配置的第二半导体层，并且在窄有源区中形成由第一半导体层和第二外延层的层叠体配置的第三半导体层。

公开(公告)号：CN103137705B

公开(公告)日：2017-12-22

申请号：CN201210513055.3

申请日：2012-12-04

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎 ,  岩松俊明 ,  堀田胜之 ,  槙山秀树 ,  井上靖朗 ,  山本芳树

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L21/76283 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/76229 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0649

Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。

公开(公告)号：CN104137238A

公开(公告)日：2014-11-05

申请号：CN201280070697.9

申请日：2012-05-18

Applicant: 瑞萨电子株式会社

Inventor： 山本芳树 ,  槙山秀树 ,  角村贵昭 ,  岩松俊明

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/32 ,  H01L29/0847 ,  H01L29/42376 ,  H01L29/42384 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66772 ,  H01L29/78 ,  H01L29/7834 ,  H01L29/7836 ,  H01L29/7848 ,  H01L29/786 ,  H01L29/78618 ,  H01L29/78627

Abstract: 一种半导体器件，具有在衬底上隔着栅极绝缘膜(GI)而形成的栅电极(GE)、和形成在衬底上的源极-漏极用的半导体层(EP1)。半导体层(EP1)的上表面处于比栅电极(GE)的正下方的衬底的上表面高的位置上。而且，栅电极(GE)的栅长方向上的端部位于半导体层(EP1)上。

公开(公告)号：CN103137705A

公开(公告)日：2013-06-05

申请号：CN201210513055.3

申请日：2012-12-04

Applicant: 瑞萨电子株式会社

Inventor： 由上二郎 ,  岩松俊明 ,  堀田胜之 ,  槙山秀树 ,  井上靖朗 ,  山本芳树

IPC: H01L29/78 ,  H01L27/088 ,  H01L21/8234 ,  H01L21/336 ,  H01L21/762

CPC classification number: H01L21/76283 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/30604 ,  H01L21/31053 ,  H01L21/31111 ,  H01L21/76224 ,  H01L21/76229 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0649

Abstract: 提供一种提高半导体装置的性能的半导体装置及其制造方法。作为半导体元件的MISFET（Q1）形成于SOI基板（1）上。SOI基板具有：作为基体的支撑基板（2）；形成于支撑基板的主面（表面）上的绝缘层即作为埋设氧化膜的BOX层（3）；以及形成于BOX层上的半导体层即SOI层（4）。在SOI层形成有作为半导体元件的MISFET（Q1）。在元件分离区域（5）中，在SOI基板的主面上形成有元件分离槽（7），其贯通SOI层和BOX层，并且底面（7a）位于支撑基板（2）的厚度的中间位置，元件分离膜（8）被埋设于所形成的元件分离槽（7）中。并且，防氧化膜（9）介于BOX层（3）与元件分离膜（8）之间。

公开(公告)号：CN118553740A

公开(公告)日：2024-08-27

申请号：CN202311834316.6

申请日：2023-12-28

Applicant: 瑞萨电子株式会社

Inventor： 吉田哲也 ,  津田是文 ,  槙山秀树

IPC: H01L27/12 ,  H01L21/762

Abstract: 本公开的各实施例涉及半导体器件及其制作方法。一种低耐电压MISFET和一种高耐电压MISFET形成在SOI衬底上。低耐电压MISFET的接通操作和关断操作由第一栅极电位和背栅电位控制，第一栅极电位被提供到第一栅极电极，并且背栅电位被提供到第一阱区。高耐电压MISFET的接通操作和关断操作由第二栅极电位控制，第二栅极电位在第二阱区处于电浮置的状态下被提供到第二栅极电极。被提供到第二杂质区第二供电电位的绝对值比被提供到第一杂质区的第一供电电位的绝对值大。

公开(公告)号：CN107464784B

公开(公告)日：2022-12-06

申请号：CN201710356005.1

申请日：2017-05-19

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/84 ,  H01L27/12

Abstract: 本发明公开了半导体器件的制造方法，其目的在于提高半导体器件的可靠性。在该方法中，准备衬底，在半导体衬底(SB)上层叠绝缘层(BX)、半导体层(SM)和绝缘膜(ZM1)，在沟槽(TR)内埋设有元件隔离区域(ST)。除去体区域(1B)的绝缘膜后，使用第一蚀刻液除去体区域的半导体层，然后使用与第一蚀刻液不同的第二蚀刻液使SOI区域(1A)的绝缘膜和体区域的绝缘层变薄。对SOI区域的半导体衬底离子注入杂质后，除去SOI区域的绝缘膜和体区域的绝缘层。第一蚀刻液对绝缘膜和绝缘层的蚀刻速度比第一蚀刻液对半导体层的蚀刻速度小，第二蚀刻液对绝缘膜和绝缘层的蚀刻速度比第一蚀刻液对绝缘膜和绝缘层的蚀刻速度大。

公开(公告)号：CN105552078B

公开(公告)日：2020-07-24

申请号：CN201510686587.0

申请日：2015-10-21

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L27/11

Abstract: 本发明提供一种半导体器件，在具有SRAM存储单元的半导体器件中谋求其可靠性的提高。具有SRAM存储单元(MC)的半导体器件在两个负载晶体管(Lo1、Lo2)和两个驱动晶体管(Dr1、Dr2)的下部设置有作为背栅而发挥功能的电独立的四个半导体区域(LPW、LNW、RNW、RPW)，对负载晶体管(Lo1、Lo2)和驱动晶体管(Dr1、Dr2)的阈值电压进行控制。而且，设置于两个负载晶体管(Lo1、Lo2)下部的两个n型半导体区域(LNW、RNW)之间通过p型半导体区域DPW而电分离。

公开(公告)号：CN107464784A

公开(公告)日：2017-12-12

申请号：CN201710356005.1

申请日：2017-05-19

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树

IPC: H01L21/84 ,  H01L27/12

CPC classification number: H01L27/1207 ,  H01L21/76283 ,  H01L21/84 ,  H01L29/0649 ,  H01L27/1203

Abstract: 本发明公开了半导体器件的制造方法，其目的在于提高半导体器件的可靠性。在该方法中，准备衬底，在半导体衬底(SB)上层叠绝缘层(BX)、半导体层(SM)和绝缘膜(ZM1)，在沟槽(TR)内埋设有元件隔离区域(ST)。除去体区域(1B)的绝缘膜后，使用第一蚀刻液除去体区域的半导体层，然后使用与第一蚀刻液不同的第二蚀刻液使SOI区域(1A)的绝缘膜和体区域的绝缘层变薄。对SOI区域的半导体衬底离子注入杂质后，除去SOI区域的绝缘膜和体区域的绝缘层。第一蚀刻液对绝缘膜和绝缘层的蚀刻速度比第一蚀刻液对半导体层的蚀刻速度小，第二蚀刻液对绝缘膜和绝缘层的蚀刻速度比第一蚀刻液对绝缘膜和绝缘层的蚀刻速度大。

公开(公告)号：CN102891146B

公开(公告)日：2016-09-14

申请号：CN201210259992.0

申请日：2012-07-20

Applicant: 瑞萨电子株式会社

Inventor： 堀田胜之 ,  岩松俊明 ,  槙山秀树

IPC: H01L27/11 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L27/1203 ,  G11C11/412 ,  H01L21/2652 ,  H01L21/743 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/092 ,  H01L27/1104 ,  H01L27/1108 ,  H01L29/78648

Abstract: 为了提供具有改善特性的具有SRAM存储器单元的半导体器件。在其中布置包括SRAM的驱动晶体管的有源区域下方，经由绝缘层提供通过元件隔离区域围绕的n型背栅区域。其耦合到驱动晶体管的栅极电极。提供p阱区域，该p阱区域布置在n型背栅区域下方并且至少部分地延伸到比元件隔离区域更深的位置。其固定在接地电势。这种配置使得当晶体管处于导通状态时可以控制晶体管的阈值电势为高并且当晶体管处于截止状态时可以控制晶体管的阈值电势为低；并且控制使得向p阱区域与n型背栅区域之间的PN结施加正向偏压。

公开(公告)号：CN104242926A

公开(公告)日：2014-12-24

申请号：CN201410244636.0

申请日：2014-06-04

Applicant: 瑞萨电子株式会社

Inventor： 槙山秀树 ,  岩松俊明

IPC: H03L7/099

CPC classification number: H03K17/687 ,  G05F1/625 ,  H01L27/1203 ,  H01L29/78 ,  H03K2217/0018

Abstract: 本发明公开一种半导体集成电路器件，能够提高半导体集成电路器件的性能。作为电流监控电路，半导体集成电路器件具有由n沟道型的MISFET相互串联连接而成的电路。基于向p型的沟道型的MISFET施加基板偏压的状态下的速度监控电路的延迟时间，来确定向p沟道型的MISFET施加的基板偏压(Vbp)的电压值(Vbp1)。接下来，在将基板偏压(Vbp1)施加于电流监控电路的p沟道型的MISFET、且将基板偏压(Vbn)施加于电流监控电路的n沟道型的MISFET的状态下，基于在n沟道型的MISFET中流动的电流，来确定向n沟道型的MISFET施加的基板偏压(Vbn)的电压值(Vbn1)。