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公开(公告)号：CN110855291B
公开(公告)日：2024-05-03
申请号：CN201910946792.4
申请日：2019-10-07
Applicant: 珠海一微半导体股份有限公司
IPC: H03L7/18
Abstract: 本发明公开一种应用于锁相环系统的锁相加速电路及锁相环系统，该锁相环系统包括鉴频鉴相器、电荷泵、锁相加速电路、低通滤波器、压控振荡器和分频器，并依次连接形成的一个反馈环路，锁相加速电路包括偏移电压产生模块和电流注入控制模块；偏移电压产生模块的信号输出端产生一个大于其输入端电压的偏移电压，用于在锁相环系统在接近稳定或已经稳定状态下，切断锁相加速电路工作；电流注入控制模块，通过比较低通滤波器的信号输入端的电压值和偏移电压产生模块的信号输出端的电压值，来确定锁相加速电路的工作状态，从而达到锁相加速的目的。
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公开(公告)号：CN114006615A
公开(公告)日：2022-02-01
申请号：CN202111404178.9
申请日：2021-11-24
Applicant: 珠海一微半导体股份有限公司
IPC: H03L3/00
Abstract: 本发明公开一种快速起振的晶振电路及控制方法，该晶振电路包括电容C1、电容C2、晶振、反馈电阻和反相器INV1，所述反相器INV1和晶振构成回路，所述晶振两端设置电容C1和电容C2，所述电容C1和电容C2另一端均设置接地端，所述晶振电路包括开关A1、开关A2、开关A3和电源端，所述反相器INV1的输入端通过开关A1与电源端相连，所述反相器INV1的输出端通过开关A3和开关A2与电源端相连，所述开关A3与反相器INV1串联，所述开关A3与反相器INV1的串联电路和反馈电阻并联，所述开关A1、开关A2和开关A3组合工作来实现晶振电路的快速起振。
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公开(公告)号：CN113520232A
公开(公告)日：2021-10-22
申请号：CN202110903018.2
申请日：2021-08-06
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开一种可重构的清洁机器人及控制方法，该清洁机器人包括控制单元和若干功能单元，每个功能单元具有不同的清洁功能，所述控制单元与任意类型和数量的功能单元以队列方式组合工作，所述控制单元设置在队列的最前端，用于获取清扫环境的信息，并根据清扫环境的信息来使队列中的功能单元独立工作或组合工作。与现有的技术相比，本申请提出具有可重构结构的扫地机器人的理念，将清理不同类型垃圾的功能分开，有需求时进行组合，实现清理各种类型的垃圾的功能，可以灵活配置，适应性强；采用一个控制中心单元对所有的清扫单元进行控制，节约每个单元都使用控制系统的成本。
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公开(公告)号：CN112165316B
公开(公告)日：2024-11-29
申请号：CN202011233650.2
申请日：2020-11-06
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开了一种基于脉宽扩展单元的n倍脉宽扩展电路及其锁相环，这个n倍脉宽扩展电路包括：脉宽传递序列、脉宽扩展组、或逻辑组和输出整形单元；脉宽传递序列包括n‑1个级联的D触发器；脉宽扩展组包括n‑1个脉宽扩展单元，脉宽扩展单元包括一个双输入端的或逻辑单元和一个延时单元，延时单元的信号输入端和信号输出端分别与双输入端的信号输入端连接；或逻辑组包括一个多输入端的或逻辑单元或多个或逻辑单元；输出整形单元包括一个D触发器D_0。本发明简化了脉宽扩展电路的电路结构，降低脉宽扩展电路的生产成本，提高脉宽扩展效率，提高锁相环中数据传输速度和稳定性。
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公开(公告)号：CN118611593A
公开(公告)日：2024-09-06
申请号：CN202410259305.8
申请日：2024-03-07
Applicant: 珠海一微半导体股份有限公司
Abstract: 本申请公开基于逐次逼近逻辑的RC振荡器校准电路、芯片及校准系统，RC振荡器校准电路包括逐次逼近逻辑模块、电流阵列、RC振荡器、计数器和模值比较器；RC振荡器用于产生待校准时钟信号；计数器用于外接基准时钟信号，并对基准时钟信号的触发边沿进行计数；模值比较器用于每经过待校准时钟信号的时钟周期，控制计数器的计数值与测试模值区间进行比较，并根据计数器的计数值与测试模值区间之间的大小关系输出比较信号；逐次逼近逻辑模块用于根据所述比较信号，按照逐次逼近逻辑对电流控制码值进行调节，并根据调节后的电流控制码值调节电流阵列输出的电流，直至计数器的计数值落入测试模值区间时，确定所述待校准时钟信号校准完成。
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Patent Agency Ranking
公开(公告)号：CN112073057B
公开(公告)日：2024-07-05
申请号：CN202010881194.6
申请日：2020-08-27
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开一种支持端口切换的开关电路及芯片，该开关电路包括切换控制端ctrl、第一开关切换端11、第二开关切换端12、第三开关切换端13、第四开关切换端14、第一开关单元、第二开关单元和第三开关单元，第一开关单元的信号输入端与第一开关切换端11连接，第一开关单元的信号输出端与第三开关切换端13连接；第一开关单元的信号输出端与第二开关单元的信号输入端连接，第二开关单元的信号输出端与第四开关切换端14连接；第三开关单元的信号输入端与第二开关切换端12连接，第三开关单元的信号输出端与第四开关切换端14连接；第一开关单元的控制端、第二开关单元的控制端和第三开关单元的控制端都与切换控制端ctrl连接。
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公开(公告)号：CN111934681B
公开(公告)日：2024-07-05
申请号：CN202010764215.6
申请日：2020-08-02
Applicant: 珠海一微半导体股份有限公司
IPC: H03L7/18
Abstract: 本发明公开一种微展频小数分频器、锁相环、芯片及微展频控制方法，该微展频小数分频器设置在锁相环中,微展频小数分频器用于将所述预设小数分频器预先配置的分频比小数部分与所述微展频控制器预设待调制数相加，再将相加结果输入所述SDM调制器，使得所述SDM调制器调制输出给所述预设小数分频器的锁相环的调制分频比小数部分的平均值跟随上述相加结果变化；其中，所述SDM调制器每完成输入的相加结果在一个第二调制周期的调制输出，所述微展频控制器移位输出新的预设待调制数，直到所述微展频控制器在第一调制周期完成输出所有的预设待调制数，如此迭代实现所述微展频小数分频器的循环调制，从而降低调制输出的小数杂散的干扰程度。
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公开(公告)号：CN110635803B
公开(公告)日：2024-06-14
申请号：CN201910946793.9
申请日：2019-10-07
Applicant: 珠海一微半导体股份有限公司
IPC: H03L7/18
Abstract: 本发明公开一种基于电平宽度提取的锁相加速电路及锁相环系统，所述锁相加速电路包括电平提取控制电路和电流注入开关模块；电平提取控制电路的控制输出端连接电流注入开关模块的电流注入控制端，同时，电流注入开关模块的电流步进控制端和电平提取控制电路的驱动输入端都连接于鉴频鉴相器的预设控制信号输出端，用于根据该预设控制信号输出端输出信号的电平宽度变化情况，控制电流注入开关模块注入电荷，直到鉴频鉴相器输入的参考时钟信号与反馈时钟信号的相位同步。低通滤波器在所述锁相加速电路的控制通断作用下接收电流注入开关模块注入的电荷，实现向低通滤波器快速注入电荷直到接近稳定，同时，步进式注入电荷可避免振荡，缩短锁相的时间。
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公开(公告)号：CN113872592A
公开(公告)日：2021-12-31
申请号：CN202111148823.5
申请日：2021-09-29
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开一种锁相环频率综合器，包括：前置分频器，用于接收外部电路输入的时钟信号，并对时钟信号进行分频；锁相环电路，用于接收所述前置分频器输出的分频后的时钟信号，并输出2N个相位依次变化的时钟信号；N倍频电路，包括或门、N级异或门和N级与门，用于接收所述锁相环电路输出的2N个相位依次变化的时钟信号，并将2N个相位依次变化的时钟信号进行倍频处理，以输出一个N倍频的最终时钟信号作为所述锁相环频率综合器输出的时钟信号。本发明在实现高频时钟信号输出的同时大幅度降低频率综合器的功耗，且本发明的N倍频电路不受时钟信号占空比的影响，无需采用占空比校正电路，简化频率综合器结构。
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公开(公告)号：CN113783569A
公开(公告)日：2021-12-10
申请号：CN202111148830.5
申请日：2021-09-29
Applicant: 珠海一微半导体股份有限公司
Abstract: 本发明公开了一种低功耗的频率综合器，包括：前置分频器，用于接收外部电路输入的时钟信号，并对时钟信号进行分频以使得频率综合器输出的时钟信号的步长等于预设步长；锁相环电路，用于接收前置分频器分频后的时钟信号，并输出相位依次变化的N个时钟信号；占空比校正电路，用于接收锁相环电路输出的N个时钟信号，并对N个时钟信号的占空比进行校正，使得N个时钟信号的占空比被校正为预设占空比；N倍频电路，用于接收占空比校正电路输出的占空比被校正后的N个时钟信号，并将占空比被校正后的N个时钟信号进行倍频，输出一个N倍频的最终时钟信号作为频率综合器输出的时钟信号。本发明的频率综合器在确保高频输出的同时实现大幅度降低功耗。
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