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公开(公告)号：CN118854448A
公开(公告)日：2024-10-29
申请号：CN202411365933.0
申请日：2024-09-29
Applicant: 浙江大学
Abstract: 本发明公开了一种生长Ⅲ‑Ⅴ族分枝纳米线的方法，在衬底上生长有主枝纳米线，该方法包括：将沉积新的Ⅲ族金属催化液滴附在主枝纳米线表面，驱动催化液在主枝纳米线表面从能量高的方向转移到更低表面能的方向，通过控制生长环境，使得分枝纳米线沿着能量更低的方向生长。还提供一种Ⅲ‑Ⅴ族分枝纳米线，由上述的生长Ⅲ‑Ⅴ族分枝纳米线的方法得到。可以在不引入应力和缺陷的技术上可以获得分枝纳米线，这不仅解决的了分枝纳米线生长过程中引入缺陷导致的载流子损失的问题，还可以通过控制生长条件精确控制次级纳米线生长的位置、密度。并且，生长出来的纳米线形状规则，便于与其他分枝纳米线连接形成三维结构。
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公开(公告)号：CN118263276A
公开(公告)日：2024-06-28
申请号：CN202311711218.3
申请日：2023-12-13
Applicant: 浙江大学
Abstract: 本发明提供了一种全彩纳米线阵列及其制备方法，所述全彩纳米线阵列中每根纳米线的发光区沿纳米线生长方向径向排列；所述纳米线阵列中的纳米线基于生长参数控制，同步生长出不同发光颜色。本发明的全彩纳米线阵列及其制备方法，通过同步生长颜色覆盖红绿蓝三基色，实现了全彩范围并可调整整体色调偏向，解决了像元颗粒小型化、量子效率低和同步生长全彩像元的技术瓶颈。
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公开(公告)号：CN117894869A
公开(公告)日：2024-04-16
申请号：CN202410055845.4
申请日：2024-01-15
Applicant: 浙江大学
IPC: H01L31/101 , H01L31/0352 , H01L31/18
Abstract: 本发明提供了一种纳米线阵列器件及其制备方法，所述纳米线阵列器件由衬底、半导体纳米线阵列和金属纳米线组成。所述半导体纳米线阵列生长于衬底上，所述金属纳米线与半导体纳米线顶部区域或外壳相连接，与半导体纳米线形成肖特基接触，并形成金属纳米线网络。本发明所提出的纳米线阵列器件，克服了纳米线阵列器件制备困难、暗电流水平难以改善、探测效率低下的难题。其制备工艺简单、可重复、稳定性高，在光电器件、光伏器件、柔性器件、图像传感、医学成像、环境检测领域具有广阔的应用前景。
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公开(公告)号：CN116682843B
公开(公告)日：2023-11-28
申请号：CN202310970945.5
申请日：2023-08-03
Applicant: 浙江大学
Abstract: 本发明提出一种纳米线发光器件及其制备方法，将至少包含一个发光区的纳米线集成于Si不能自组装形成异质的[100]纳米线的技术偏见，解决硅基集成纳米线发光阵列的技术瓶颈，使得单个芯片就可以实现图像显示。基于本发明形成的纳米线发光器件，无需巨量转移技术，无需额外的引线或焊点进行阵列与电路的连接，突破器件与电路集成问题的同时，还具有超高像素点、亮度高、对比度高、体积小、功耗低、独立驱动、利于便携式使用等优点。(100)衬底，形成高精度纳米线发光器件，克服了
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公开(公告)号：CN116682843A
公开(公告)日：2023-09-01
申请号：CN202310970945.5
申请日：2023-08-03
Applicant: 浙江大学
Abstract: 本发明提出一种纳米线发光器件及其制备方法，将至少包含一个发光区的纳米线集成于Si(100)衬底，形成高精度纳米线发光器件，克服了不能自组装形成异质的[100]纳米线的技术偏见，解决硅基集成纳米线发光阵列的技术瓶颈，使得单个芯片就可以实现图像显示。基于本发明形成的纳米线发光器件，无需巨量转移技术，无需额外的引线或焊点进行阵列与电路的连接，突破器件与电路集成问题的同时，还具有超高像素点、亮度高、对比度高、体积小、功耗低、独立驱动、利于便携式使用等优点。
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Patent Agency Ranking
公开(公告)号：CN119200095A
公开(公告)日：2024-12-27
申请号：CN202411526939.1
申请日：2024-10-30
Applicant: 浙江大学
Abstract: 本发明公开一种基于厚度的折射率渐变微环谐振器，包括：环形光波导，位于衬底上；输入光波导，被配置为将光耦合到所述环形光波导中；环形光波导具有厚度沿径向减小的特点，使得折射率随着微环半径从小到大线性减小，在实现宽自由光谱范围以及低的弯曲损耗的前提下，具有更高的品质因子，且结构简单，可以通过成熟的光刻技术得到，适合产业化应用。
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公开(公告)号：CN119133226A
公开(公告)日：2024-12-13
申请号：CN202411216765.9
申请日：2024-09-02
Applicant: 浙江大学
IPC: H01L29/775 , H01L21/335 , H01L27/085 , B82Y10/00
Abstract: 本发明涉及一种高度集成的晶体管，其包括位于衬底上的柱状主干结构，以及从所述柱状主干结构上外延生长的一个或多个分支结构；柱状主干和分支结构组成树状结构；单个分支结构或多个分支结构组成一个晶体管。现存普通晶体管所占衬底面积2.8um2(宽1.14um长2.44um)，基于本发明，在相同面积下，集成度可以至少提高到144(4个树状结构，每个树状结构36个分支)通过改变树状结构的间距和分支层数，不断提高集成度。基于集成度和器件排布优化，可实现无需额外布线，实现3D空间不同器件连接的空间布局。本发明通过分支结构进行环栅场效应晶体管的制造，减少环栅场效应晶体管的制造步骤和难点，解决单一Ⅲ‑Ⅴ族材料制作的晶体管优缺点过于明显、综合性能较差的现象。
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公开(公告)号：CN119069426A
公开(公告)日：2024-12-03
申请号：CN202411171358.0
申请日：2024-08-23
Applicant: 浙江大学
IPC: H01L21/8238 , H01L27/092
Abstract: 本发明公开了一种CMOS器件制造工艺，包括：在衬底上沉积含镍的金属层和覆盖层，进行第一步的快速热退火工艺处理，形成高阻镍硅化物层，选择性刻蚀去除所述覆盖层和未反应的金属后，先沉积接触刻蚀阻挡层，然后进行第二步的尖峰退火工艺处理，形成低阻镍硅化物层。通过将第二步退火工艺步骤与接触刻蚀阻挡层沉积步骤的顺序交换，将接触刻蚀阻挡层作为保护层，使第二步的尖峰退火可与第一步的快速热退火在同一机台完成而不引起额外的镍金属污染，无需增加新的工艺步骤和设备，降低了生产成本，同时尖峰退火的引入能够有效控制镍原子的扩散，抑制镍硅化物缺陷的产生，显著改善器件的漏电流。
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公开(公告)号：CN118692908A
公开(公告)日：2024-09-24
申请号：CN202410811133.0
申请日：2024-06-21
Applicant: 浙江大学
IPC: H01L21/308 , H01L21/3065 , H01L21/306 , H01L29/06 , B82Y40/00
Abstract: 本发明针对现有技术的不足，结合干法刻蚀、湿法腐蚀的优点，提供一种衬底的制备方法，以获得生长基底完整、图案化孔洞标准、可重复使用的衬底。所述衬底包括基底层和位于基底上的掩膜层，所述掩膜层具有竖直方向的通孔；基底层表面完整，通孔直径标准，且在100nm以内，可用于无缺陷/低缺陷纳米线的外延生长。
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公开(公告)号：CN117673027A
公开(公告)日：2024-03-08
申请号：CN202311750342.0
申请日：2023-12-19
Applicant: 浙江大学
IPC: H01L23/525 , H01L23/62
Abstract: 本发明公开了一种efuse器件结构及其制备方法，以解决现有efuse存在的编程电压偏高以及熔断过于剧烈而引起的一系列问题，包括衬底和生长在衬底上的绝缘层；生长在所述绝缘层上的第一电极区、第二电极区和连接所述第一电极区和第二电极区的熔丝区，以及仅生长在所述熔丝区中间区域的低熔点材料。通过在熔丝区中间区域引入低熔点材料，控制efuse在中间区域发生熔断，避免了熔断区域与接触点的直接接触，同时在编程过程中，低熔点材料会比其他区域的材料更早融化而发生熔断，降低了编程电压，缩短了编程时间，提高了编程效率。
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