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公开(公告)号：CN101097930A
公开(公告)日：2008-01-02
申请号：CN200710128773.8
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
IPC: H01L27/12 , H01L29/786 , H01L29/06
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部(14)预先使硅层(3)薄膜化以后，形成杂质导入区(11)。从而，在位于元件隔离绝缘膜(5)的底面与BOX层(2)的上表面之间的部分的p型硅层(3)内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区(11)抵达BOX层(2)的上表面而形成，所以也不会增加源、漏区(12)的结电容。
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公开(公告)号：CN101000915A
公开(公告)日：2007-07-18
申请号：CN200710003892.0
申请日：2007-01-10
Applicant: 株式会社瑞萨科技
IPC: H01L27/12 , H01L23/522 , H01L21/84 , H01L21/768
CPC classification number: H01L21/84 , H01L21/743 , H01L23/585 , H01L27/1203 , H01L2224/48091 , H01L2224/48227 , H01L2224/73204 , H01L2224/73253 , H01L2224/73265 , H01L2924/13091 , H01L2924/15311 , H01L2924/00014 , H01L2924/00
Abstract: 在采用倒装片工艺等的安装中，能够稳定地将SOI结构的支持基板的电位固定并形成低电阻的基板接触部。其解决手段是：在形成晶体管(Tr)的晶体管形成区(TR)周围，与最上层布线(13)一起沿着芯片周边部形成连接SOI结构的支持基板(1)和最上层布线(13)的多个导电层和多个布线层。
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公开(公告)号：CN1763923A
公开(公告)日：2006-04-26
申请号：CN200510113853.7
申请日：2005-10-21
Applicant: 株式会社瑞萨科技
Inventor： 一法师隆志
IPC: H01L21/336 , H01L21/265
CPC classification number: H01L29/0847 , H01L21/76281 , H01L21/84 , H01L27/1203 , H01L29/6656 , H01L29/7833
Abstract: 本发明提供一种能在防止分离不良的同时降低寄生电容的半导体装置的制造方法。在SOI层(106)、分离氧化膜(110)以及栅电极(116)上形成氧化膜(122)。并且在氧化膜(122)上形成氮化膜(124)。接着通过只在氮化膜(124)上进行各向异性刻蚀，在栅电极(116)的两侧面形成侧壁(126)。即，不进行氧化膜(122)的刻蚀。接着，通过越过氧化膜(122)注入N型杂质，在SOI层(106)上主面内形成源漏极(128)。此时，通过调整注入能量使得杂质到达埋入氧化膜(104)，从而形成源漏极(128)并使其与埋入氧化膜(104)相接。
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公开(公告)号：CN1705137A
公开(公告)日：2005-12-07
申请号：CN200510076022.7
申请日：2005-06-03
Applicant: 株式会社瑞萨科技
IPC: H01L29/786 , H01L27/12
CPC classification number: H01L29/78615 , H01L21/76229 , H01L21/76283 , H01L21/823878 , H01L21/84 , H01L27/105 , H01L27/11 , H01L27/1108 , H01L27/1203 , H01L29/78609
Abstract: 本发明的目的在于提供一种半导体装置，即使该半导体装置是微细化的装置，也可以防止栅极寄生电容增大。在NMOS区(NR)和PMOS区(PR)中，分别在MOS晶体管之间配设部分分离绝缘膜(PT1)，部分分离绝缘膜(PT1)具有从SOI层(3)的主面向上侧突出的部分的厚度比沟槽深度、即从SOI层(3)的主面向下延伸的部分的厚度厚、且部分分离绝缘膜(PT1)的下部的SOI层(3)的厚度比分离部厚的结构。
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公开(公告)号：CN1495900A
公开(公告)日：2004-05-12
申请号：CN03143693.5
申请日：2003-07-30
Applicant: 株式会社瑞萨科技
CPC classification number: H01L28/20 , H01L27/0629
Abstract: 本发明的课题是提供用硅膜形成的电阻的阻值不易发生变化的半导体器件。用无定形硅膜形成电阻31，在其表面部分中的接触栓5a、5b的连接部形成硅化物32a、32b。由于电阻31是无定形硅，所以与以多晶硅作为电阻材料的情形相比，氢原子难以结合，可以得到用硅膜形成的电阻的阻值不易发生变化的半导体器件。另外，由于在接触栓5a、5b的连接部形成了硅化物32a、32b，所以用刻蚀法在第1层间绝缘膜4a内形成用于设置接触栓5a、5b的接触孔时，不易对电阻31产生刻蚀。据此，可以得到电阻31的阻值更难发生变化的半导体器件。
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Patent Agency Ranking
公开(公告)号：CN100565926C
公开(公告)日：2009-12-02
申请号：CN200510129125.5
申请日：2005-10-21
Applicant: 株式会社瑞萨科技
IPC: H01L29/786 , H01L27/12 , H01L21/336
CPC classification number: H01L27/11 , H01L21/84 , H01L27/1104 , H01L27/1203
Abstract: 提供一种能够容易地在窄的有源区上设置接触部的工序的半导体器件和半导体器件等。本发明的半导体器件包括SOI衬底10、有源区3a、第一绝缘膜(完全分离绝缘膜)3b、第二绝缘膜(部分分离绝缘膜)3c和接触部4。这里，有源区3a形成在SOI层3的表面内。此外，第一绝缘膜3b在有源区3a的一侧形成，并且从SOI层3的表面形成至掩埋绝缘膜2。此外，第二绝缘膜3c在有源区3a的另一侧形成，并且从SOI层3的表面开始形成至未到达掩埋绝缘膜2的预定深度。此外，根据平面视图，接触部4相对于有源区3a的中心在第一绝缘膜3b存在的一侧设置。
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公开(公告)号：CN101097929A
公开(公告)日：2008-01-02
申请号：CN200710128772.3
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部(14)预先使硅层(3)薄膜化以后，形成杂质导入区(11)。从而，在位于元件隔离绝缘膜(5)的底面与BOX层(2)的上表面之间的部分的p型硅层(3)内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区(11)抵达BOX层(2)的上表面而形成，所以也不会增加源、漏区(12)的结电容。
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公开(公告)号：CN100350618C
公开(公告)日：2007-11-21
申请号：CN200410054419.1
申请日：2004-07-15
Applicant: 株式会社瑞萨科技
Inventor： 一法师隆志
CPC classification number: H01L27/1203 , H01L21/84 , H01L23/5227 , H01L2924/0002 , H01L2924/00
Abstract: 晶体管区域(TR)是配置了包含MOS晶体管(T10)的多个MOS晶体管的区域，而伪区域(DR)是螺旋形电感器(SI)下方的区域，在伪区域(DR)的SOI衬底(SB)的主面内设有多个伪活性层(D1)，还设有覆盖各伪活性层(D1)上的多个伪栅层(D2)。这里，伪活性层(D1)的配置图案和伪栅电极(D2)的配置图案大体上一致，并配置成在伪活性层(D1)上方伪栅电极(D2)正确重叠。从而，提供了防止设有螺旋形电感器的半导体装置中在螺旋形电感器下方发生表面凹陷的更为有效的结构。
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公开(公告)号：CN101043032A
公开(公告)日：2007-09-26
申请号：CN200710005263.1
申请日：2007-02-12
Applicant: 株式会社瑞萨科技
IPC: H01L27/02 , H01L27/04 , H01L27/06 , H01L21/82 , H01L21/822
CPC classification number: H01L27/0629 , H01L28/20 , H01L2924/0002 , H01L2924/00
Abstract: 半导体器件及其制造方法。本发明为实现半导体器件的小型化，在第一绝缘膜上，形成岛状半导体层以及包围半导体层的第二绝缘膜，并且布置由导电膜制成的电阻元件(例如，多晶硅电阻元件)使得叠盖平面内的半导体层的上表面。
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公开(公告)号：CN100336228C
公开(公告)日：2007-09-05
申请号：CN200410001867.5
申请日：2004-01-15
Applicant: 株式会社瑞萨科技
CPC classification number: H01L29/66545 , H01L21/28052 , H01L21/823807 , H01L21/823814 , H01L21/84 , H01L27/1203 , H01L29/41766 , H01L29/4933 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7834 , H01L29/7845
Abstract: 本发明的课题是得到能恰当地避免隔离耐压的降低而又没有结电容的增加等的弊端的半导体器件及其制造方法。通过形成凹部14预先使硅层3薄膜化以后，形成杂质导入区11。从而，在位于元件隔离绝缘膜5的底面与BOX层2的上表面之间的部分的p型硅层3内，由于未注入n型杂质，能避免隔离耐压降低。而且，由于杂质导入区11抵达BOX层2的上表面而形成，所以也不会增加源、漏区12的结电容。
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