公开(公告)号：CN102694011B

公开(公告)日：2015-08-12

申请号：CN201210080160.2

申请日：2012-03-23

Applicant: 株式会社东芝

Inventor： 野田隆夫 ,  尾原亮一 ,  佐野贤也 ,  杉山亨

IPC: H01L29/06 ,  H01L29/45 ,  H01L29/872

CPC classification number: H01L29/1608 ,  H01L21/0465 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/2003 ,  H01L29/43 ,  H01L29/6606 ,  H01L29/872

Abstract: 根据一个实施例，一种半导体器件包括：第一导电类型的半导体层(10)；第二导电类型的第一区(3)，其被选择性设置在所述半导体层(10)的第一主表面中；第二导电类型的第二区，其被选择性设置在所述第一主表面中并且与第一区(3)相连接；第一电极(17)，其被设置为与半导体层(10)和第一区(3)相接触；第二电极，其被设置为与第二区相接触；以及第三电极(19)，其与半导体层中的与第一主表面相对的第二主表面电气连接。

公开(公告)号：CN104347685A

公开(公告)日：2015-02-11

申请号：CN201310598619.2

申请日：2013-11-25

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  堀阳一 ,  野田隆夫

IPC: H01L29/41

CPC classification number: H01L29/872 ,  H01L24/05 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L29/06 ,  H01L29/0692 ,  H01L29/16 ,  H01L29/1608 ,  H01L29/417 ,  H01L29/8611 ,  H01L2224/04042 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05655 ,  H01L2224/05666 ,  H01L2224/05684 ,  H01L2224/48463 ,  H01L2224/48491 ,  H01L2224/4911 ,  H01L2924/00014 ,  H01L2924/12032 ,  H01L2924/12036 ,  H01L2924/351 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/43

Abstract: 本发明提高半导体装置的耐性。实施方式的半导体装置包括：第一电极；第二电极；第一导电类型的多个第一半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，在相对从所述第一电极朝向所述第二电极的第一方向交叉的第二方向上排列；第一导电类型的第二半导体区域，位于所述第一电极与所述第二电极之间，与所述第一电极接触，包围所述多个第一半导体区域，杂质浓度高于所述多个第一半导体区域的杂质浓度；以及第二导电类型的第一半导体层，设置于所述第一电极、与所述第二电极、所述多个第一半导体区域、以及所述第二半导体区域之间，与所述第一电极肖特基连接。

公开(公告)号：CN105990402B

公开(公告)日：2019-12-20

申请号：CN201510536237.6

申请日：2015-08-27

Applicant: 株式会社东芝

Inventor： 尾原亮一 ,  野田隆夫

IPC: H01L29/06

Abstract: 根据一实施方式，半导体装置具备：半导体基板，具有第1面和第2面；元件区域，设于半导体基板；末端区域，设于元件区域的周围的半导体基板，具有设于半导体基板的第1面的第1导电型的第1半导体区域、设在第1半导体区域与第2面之间的第2导电型的第2半导体区域、设在第1半导体区域上的第1绝缘膜、和设在第1半导体区域上且处于第1绝缘膜之间的第2绝缘膜；第1电极，设在元件区域的第1面上，与第1半导体区域电连接；以及第2电极，设在半导体基板的第2面上。

公开(公告)号：CN104916688B

公开(公告)日：2018-05-01

申请号：CN201410369570.8

申请日：2014-07-30

Applicant: 株式会社东芝

Inventor： 河野洋志 ,  野田隆夫

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7804 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/7805

Abstract: 本发明提供一种实现小型化和低成本化的半导体装置。实施方式的半导体装置具备：第1电极；第2电极；在上述第1电极和上述第2电极之间设置的第1导电型的第1半导体区域；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第2半导体区域；在上述第2半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第3半导体区域；经由绝缘膜而与上述第3半导体区域、上述第2半导体区域以及上述第1半导体区域相接的第3电极；在上述第1半导体区域和上述第2电极之间设置的第2导电型的第4半导体区域；以及在上述第4半导体区域和上述第2电极之间设置、与上述第1半导体区域相比杂质浓度更高的第1导电型的第5半导体区域。

公开(公告)号：CN104282732A

公开(公告)日：2015-01-14

申请号：CN201310722050.6

申请日：2013-12-24

Applicant: 株式会社东芝

Inventor： 堀阳一 ,  野田隆夫 ,  森塚宏平 ,  尾原亮一

IPC: H01L29/06 ,  H01L29/872 ,  H01L29/417

CPC classification number: H01L29/872 ,  H01L29/0603 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0692 ,  H01L29/1608 ,  H01L29/66037 ,  H01L29/6606

Abstract: 半导体装置包括第一至第五半导体区域、第一电极及第二电极。第一半导体区域具有第一导电型，与第一半导体区域肖特基接合。第二半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域具有第二导电型，设置于第一半导体区域与第一电极之间。第三半导体区域与第一电极欧姆接合。第四半导体区域具有第一导电型，设置于第一半导体区域与第三半导体区域之间。第四半导体区域具有比第一半导体区域的杂质浓度高的杂质浓度。第五半导体区域具有第二导电型，设置于第三半导体区域与第一电极之间。第五半导体区域具有比第三半导体区域的杂质浓度高的杂质浓度。第二电极设置于第一半导体区域的与第一电极相反的一侧。

公开(公告)号：CN104061848A

公开(公告)日：2014-09-24

申请号：CN201310394835.5

申请日：2013-09-03

Applicant: 株式会社东芝

Inventor： 安本恭章 ,  梁濑直子 ,  尾原亮一 ,  增子真吾 ,  佐野贤也 ,  垣内赖人 ,  野田隆夫 ,  饭田敦子

IPC: G01B7/16

CPC classification number: G01L1/2293 ,  H01L24/05 ,  H01L27/0738 ,  H01L28/24 ,  H01L29/1608 ,  H01L29/7803 ,  H01L2924/13055 ,  H01L2924/00

Abstract: 一种半导体装置，在半导体装置中半导体基板具有第1及第2区域。在上述半导体基板的上述第1区域中设有绝缘栅场效应晶体管。设有应变仪部，该应变仪部具有：长条的金属电阻体，设置在上述半导体基板的上述第2区域中的上述半导体基板的上表面的内侧；第1绝缘膜，设置在上述半导体基板与上述金属电阻体之间，延伸至上述半导体基板的上述上表面；以及第2绝缘膜，跨过上述金属电阻体而设置在上述第1绝缘膜上方。上述半导体基板载置于基板。