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公开(公告)号：CN100550392C
公开(公告)日：2009-10-14
申请号：CN200710088470.8
申请日：2007-03-27
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L23/522 , H01L29/49 , H01L21/8247 , H01L21/768 , H01L21/28
CPC classification number: H01L27/11582 , G11C16/0483 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/115 , H01L27/11556 , H01L27/11573 , H01L27/11578
Abstract: 提出了一种具有新结构所述的非易失性半导体存储器件，其中存储单元以三维状态层叠，从而可以减小芯片面积。本发明的非易失性半导体存储器件是具有多个存储串的非易失性半导体存储器件，其中多个电可编程存储单元串联连接。该存储串包括柱状半导体；形成在该柱状半导体周围的第一绝缘膜；形成在该第一绝缘膜周围的电荷存储层；形成在该电荷存储层周围的第二绝缘膜；以及形成在该第二绝缘膜周围的第一至第n电极(n是不小于2的自然数)。其中该存储串的第一至第n电极以及其它存储串的第一至第n电极分别形成以二维状态伸展的第一至第n导体层。
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公开(公告)号：CN101055875A
公开(公告)日：2007-10-17
申请号：CN200710088470.8
申请日：2007-03-27
Applicant: 株式会社东芝
IPC: H01L27/115 , H01L23/522 , H01L29/49 , H01L21/8247 , H01L21/768 , H01L21/28
CPC classification number: H01L27/11582 , G11C16/0483 , H01L21/8221 , H01L27/0688 , H01L27/105 , H01L27/115 , H01L27/11556 , H01L27/11573 , H01L27/11578
Abstract: 提出了一种具有新结构所述的非易失性半导体存储器件，其中存储单元以三维状态层叠，从而可以减小芯片面积。本发明的非易失性半导体存储器件是具有多个存储串的非易失性半导体存储器件，其中多个电可编程存储单元串联连接。该存储串包括柱状半导体；形成在该柱状半导体周围的第一绝缘膜；形成在该第一绝缘膜周围的电荷存储层；形成在该电荷存储层周围的第二绝缘膜；以及形成在该第二绝缘膜周围的第一至第n电极(n是不小于2的自然数)。其中该存储串的第一至第n电极以及其它存储串的第一至第n电极分别形成以二维状态伸展的第一至第n导体层。
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公开(公告)号：CN1512589A
公开(公告)日：2004-07-14
申请号：CN200310124490.8
申请日：2003-12-29
Applicant: 株式会社东芝
IPC: H01L27/108 , H01L21/8234 , H01L21/8242
CPC classification number: H01L27/10894 , H01L27/0207 , H01L27/10823 , H01L27/10826 , H01L27/10829 , H01L27/10838 , H01L27/1087 , H01L27/10873 , H01L27/10876 , H01L27/10879 , H01L27/10897 , H01L29/66181 , H01L29/66795 , H01L29/785 , H01L29/945
Abstract: 本发明提供能够简化结构，且能提高可靠性的半导体器件。其特征在于，在半导体基板的主表面形成凸起形状的半导体层FIN，在该半导体层形成沟道区、源极区及漏极区。在上述半导体层的相对的侧壁的沟道区表面，形成一对第一绝缘膜Gox(12)，同时形成一对栅极电极G(12)。在上述半导体层的源极区附近设置沟槽电容TC(03)及TC(23)，将一个电极与源极区电气连接。然后，在上述一对栅极电极的形成上述第一绝缘膜的表面的相反面的表面与上述沟槽电容相邻配置的沟槽电容之间，设置膜厚比第一绝缘膜要厚的第二绝缘膜47。由于栅极电极是被栅极绝缘膜Gox与膜厚较厚的环状绝缘膜47夹住的结构，因此能够提高可靠性。
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