公开(公告)号：CN112542507B

公开(公告)日：2024-11-22

申请号：CN202010092192.9

申请日：2020-02-14

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河野洋志 ,  蟹江创造 ,  深津茂人 ,  铃木拓马

IPC: H01L29/06 ,  H01L29/78

Abstract: 实施方式的半导体装置具备碳化硅层，该碳化硅层具有元件区域和设置在元件区域的周围的末端区域，末端区域具有沿第1方向延伸的第1直线部、沿第2方向延伸的第2直线部、以及第1直线部与第2直线部之间的角部，并且末端区域具有：第2导电型的第2碳化硅区域，包围元件区域，呈由第1点部和第1空间部构成的点线状，角部的第1点部所占的比例大于第1直线部的第1点部所占的比例；以及第2导电型的第3碳化硅区域，包围第2碳化硅区域，呈由第2点部和第2空间部构成的点线状，角部的第2点部所占的比例大于第1直线部的第2点部所占的比例。

公开(公告)号：CN113394289B

公开(公告)日：2024-10-29

申请号：CN202010951166.7

申请日：2020-09-11

Applicant: 株式会社东芝

Inventor： 大桥辉之 ,  河野洋志 ,  古川大

IPC: H01L29/78 ,  H01L29/47 ,  H01L29/06

Abstract: 本发明提供能够减小特性变动的半导体装置。根据实施方式，半导体装置包括第1元件区域。第1元件区域包括第1～第3半导体区域、第1、第2导电层。第1半导体区域为第1导电型。第2导电层在第1半导体区域与第3部分区域肖特基接触。第2半导体区域为第2导电型。第3半导体区域为第1导电型。第3半导体区域的至少一部分在第2方向上位于第1部分区域与第1半导体部分之间。第3半导体区域中的第1导电型的杂质的浓度高于第1部分区域中的第1导电型的杂质的浓度。

公开(公告)号：CN117712163A

公开(公告)日：2024-03-15

申请号：CN202211663949.0

申请日：2022-12-23

Applicant: 东芝电子元件及存储装置株式会社 ,  株式会社东芝

Inventor： 朝羽俊介 ,  河野洋志

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/66

Abstract: 实施方式涉及半导体装置及其制造方法。本实施方式的半导体装置具备：第一电极；第一导电型的第一半导体层，与所述第一电极连接，包含硅及碳；第二导电型的第二半导体层，配置于所述第一半导体层上的一部分，包含硅及碳；第一导电型的第三半导体层，配置于所述第二半导体层上的一部分，隔着所述第二半导体层与所述第一半导体层对置，以与所述第一半导体层对置的侧面越朝向上方则越接近所述第一半导体层的方式进行位移，包含硅及碳；第二电极，与所述第三半导体层连接；以及第三电极，至少配置于所述第二半导体层中的所述第一半导体层与所述第三半导体层之间的部分的正上方区域，隔着第一绝缘膜与所述部分对置。

公开(公告)号：CN116845103A

公开(公告)日：2023-10-03

申请号：CN202210735355.X

申请日：2022-06-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 田中克久 ,  河野洋志

IPC: H01L29/78 ,  H01L29/423

Abstract: 实施方式提供可提高耐压的半导体装置。实施方式的半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、栅极电极、第二导电型的第四半导体区域、第二导电型的多个第五半导体区域、第二导电型的多个第六半导体区域及第二电极。第一半导体区域包含第一区域以及第二区域。第四半导体区域设于第一区域与栅极电极之间。多个第五半导体区域沿着第一面位于第四半导体区域的周围，在从第一区域朝向第二区域的第二方向上相互分离。多个第六半导体区域沿着第一面位于第二半导体区域的周围，在第二方向上相互分离。多个第六半导体区域各自具有比多个第五半导体区域各自低的第二导电型的杂质浓度。

公开(公告)号：CN116799061A

公开(公告)日：2023-09-22

申请号：CN202210767695.0

申请日：2022-06-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 朝羽俊介 ,  田中克久 ,  河野洋志

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置具备第一电极、从第一电极分离的第二电极、设于第一电极与第二电极间的半导体部、及控制电极。半导体部含第一导电型的第一半导体层、第二导电型的第二半导体层、第一导电型的第三半导体层、第二导电型的多个第四半导体层及第二导电型的第五半导体层。第一半导体层在第一电极与第二电极间延伸，第二半导体层设于第一半导体层与第二电极间。第三半导体层在第二半导体层与第二电极间局部地设于第二半导体层上。多个第四半导体层设于第一半导体层中在从第一电极朝第二电极的第一方向上延伸，在与第一方向正交的第二方向上排列。第五半导体层局部地设于第一半导体层与第二半导体层间位于在第二方向上相邻的两个第四半导体层间，与相邻的两个第四半导体层连接。控制电极位于多个第四半导体层的各个与第二电极间隔着第一绝缘膜与第二半导体层相向。

公开(公告)号：CN115911125A

公开(公告)日：2023-04-04

申请号：CN202111611613.5

申请日：2021-12-27

Applicant: 东芝电子元件及存储装置株式会社 ,  株式会社东芝

Inventor： 朝羽俊介 ,  楠本雄司 ,  田中克久 ,  原雄二郎 ,  水上诚 ,  古川大 ,  河野洋志 ,  永田真统

IPC: H01L29/78 ,  H01L29/16 ,  H01L21/336

Abstract: 实施方式提供能够降低接触电阻的半导体装置及其制造方法。实施方式的半导体装置具备：第一导电型的第一碳化硅区域；第一碳化硅区域之上的第二导电型的第二碳化硅区域；第二碳化硅区域之上的第二导电型的第三碳化硅区域；第三碳化硅区域之上的第一导电型的第四碳化硅区域及第五碳化硅区域；第一电极，包含有在第一方向上位于第四碳化硅区域与第五碳化硅区域之间的第一部分；以及金属硅化物层，设置于第一部分与第三碳化硅区域之间，与第三碳化硅区域相接，在第一方向上设置于第一部分与第四碳化硅区域之间，与第四碳化硅区域相接，在第一方向上设置于第一部分与第五碳化硅区域之间，与第五碳化硅区域相接。

公开(公告)号：CN114975626A

公开(公告)日：2022-08-30

申请号：CN202110676493.0

申请日：2021-06-18

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河野洋志

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 实施方式的半导体装置具备：第一电极；第二电极；沿第一方向延伸的栅极电极；碳化硅层，设于第一电极与第二电极之间，且包括：具有与栅极电极对置的第一区域和与第一电极相接的第二区域的第一导电型的第一碳化硅区域；第二导电型的第二碳化硅区域；以及在与第二碳化硅区域之间夹持第一区域的第二导电型的第三碳化硅区域；以及栅极电极，与第一方向垂直的第二方向的第一区域的第一宽度为0.5μm以上且1.2μm以下，第二区域的第二方向的第二宽度为0.5μm以上且1.5μm以下，在通过第一区域的第二方向的中点并沿第一方向延伸的中心线上相对于第四碳化硅区域与第一电极相接的部分位于第二方向的线段与在通过第二区域的第二方向的中点并沿第一方向延伸的中心线上与第二区域重叠的线段之间的最短距离为第一宽度的3倍以上。

公开(公告)号：CN114203816A

公开(公告)日：2022-03-18

申请号：CN202110197947.6

申请日：2021-02-22

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河野洋志

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式的半导体装置具备：半导体层，具有第一面和与第一面对置的第二面；第一面侧的第一电极；第二面的第二电极；第一面的栅极电极；第一面侧的电极焊盘；第一面侧的与栅极电极电连接的配线层；第一面侧的与电极焊盘及配线层电连接的第一多晶硅层；以及绝缘层，设置于第一多晶硅层和电极焊盘之间、以及第一多晶硅层和配线层之间，具有第一开口部和第二开口部，电极焊盘和第一多晶硅层经由第一开口部之中电连接，配线层和第一多晶硅层经由第二开口部之中电连接，第一开口部的第一开口面积大于第二开口部的第二开口面积。

公开(公告)号：CN111640790A

公开(公告)日：2020-09-08

申请号：CN201910619462.4

申请日：2019-07-10

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 河野洋志 ,  大桥辉之 ,  古川大

IPC: H01L29/16 ,  H01L29/40 ,  H01L29/78

Abstract: 实施方式提供能够降低导通电阻的半导体装置。实施方式的半导体装置，具备：第一电极、第二电极、碳化硅层、和与第二碳化硅区域对置的栅极电极。碳化硅层具有：第1导电型的第一碳化硅区域，设在第一电极与第二电极之间，具有第一面和第二面；第一碳化硅区域与第一面之间的第2导电型的第二碳化硅区域；第一碳化硅区域与第一面之间的、与第二碳化硅区域分离的第2导电型的第三碳化硅区域；第二碳化硅区域与第一面之间的、与第一电极相接的第1导电型的第四碳化硅区域、第二碳化硅区域与第三碳化硅区域之间的、第1导电型杂质浓度比第一碳化硅区域高的第1导电型的第五碳化硅区域；以及第五碳化硅区域与第一面之间的、与第一电极相接的第2导电型的第六碳化硅区域。

公开(公告)号：CN106531796A

公开(公告)日：2017-03-22

申请号：CN201610028286.3

申请日：2016-01-15

Applicant: 株式会社东芝

Inventor： 河野洋志

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本发明的实施方式的半导体装置具备具有第1面及第2面的SiC层、设置在SiC层内的第1导电型的第1SiC区域、第2导电型的第1及第2柱区域、设置在第1及第2柱区域与第1面之间的第2导电型的第3及第4柱区域、设置在第3柱区域与第4柱区域之间的栅极电极、第2导电型的第1及第2主体区域、栅极绝缘膜、设置在第3及第4柱区域与栅极电极之间的第5及第6柱区域以及第1导电型的第1及第2源极区域。