公开(公告)号：CN112420805B

公开(公告)日：2024-10-18

申请号：CN202010095723.X

申请日：2020-02-17

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢

IPC: H01L29/06 ,  H01L29/423 ,  H01L29/40

Abstract: 实施方式的半导体装置具有半导体部、所述半导体部的表面上的电极、和在所述表面侧的沟槽内设置的控制电极及场板电极。所述控制电极位于所述场板电极和所述电极之间。所述控制电极一体地设置于第一绝缘膜和第二绝缘膜之间，该第一绝缘膜将所述场板电极及所述控制电极与所述半导体部绝缘，该第二绝缘膜将所述控制电极与所述电极绝缘。所述第一绝缘膜包括从所述场板电极侧延伸到所述控制电极中的绝缘部，所述第二绝缘膜包括从所述电极侧延伸到所述控制电极中的绝缘部。所述控制电极包括：第一部分，位于所述半导体部和所述第二绝缘膜的所述绝缘部之间；第二部分，位于所述第一绝缘膜的所述绝缘部和所述第二绝缘膜的所述绝缘部之间。

公开(公告)号：CN117747659A

公开(公告)日：2024-03-22

申请号：CN202211675280.7

申请日：2022-12-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢 ,  加藤浩朗

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的实施方式涉及半导体装置以及半导体装置的制造方法。实施方式的半导体装置具有第一电极、第二电极、第一半导体区域、第二半导体区域、第三半导体区域、第一导电部、第二导电部、栅极电极、第一绝缘部、第二绝缘部、第三绝缘部以及第四绝缘部。第二电极具有第一部分和从第一部分在第一方向上向第一电极侧延伸的第二部分。第一半导体区域设于第一电极与第二电极之间。第二半导体区域设于第一半导体区域与第二电极之间。第三半导体区域设于第二半导体区域与第二电极之间。第一导电部设于第一半导体区域中。栅极电极设于第二半导体区域与第二部分之间。第二导电部设于第一导电部与栅极电极以及第二部分之间。

公开(公告)号：CN117650159A

公开(公告)日：2024-03-05

申请号：CN202211675461.X

申请日：2022-12-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  宫下桂 ,  下村纱矢 ,  可知刚 ,  西胁达也

IPC: H01L29/40 ,  H01L29/423 ,  H01L29/78 ,  H01L27/088

Abstract: 实施方式涉及半导体装置。半导体装置具备：第一电极；第二电极，配置在所述第一电极上；半导体部分，配置在所述第一电极与所述第二电极之间；第一布线，配置在所述半导体部分与所述第二电极之间；第三电极，配置在所述半导体部分内，与所述半导体部分隔离，具有环状部和从所述环状部向所述环状部的内侧延伸的延伸部；第四电极，在所述半导体部分内的比所述第三电极靠下方且在与上下方向垂直的平面上配置在所述环状部的内侧，与所述半导体部分隔离；第一插塞，将所述第二电极与所述第四电极连接；以及第二插塞，将所述第一布线与所述延伸部连接。

公开(公告)号：CN111613675B

公开(公告)日：2023-11-28

申请号：CN201910739050.4

申请日：2019-08-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 大野哲也 ,  加藤浩朗 ,  小林研也 ,  西口俊史 ,  下村纱矢

IPC: H01L29/78 ,  H01L29/40 ,  H01L29/06

Abstract: 实施方式的半导体装置具有第1电极、第1导电型的第1半导体区域、第2导电型的多个第2半导体区域、第1导电型的多个第3半导体区域、第1导电部、栅极电极及第2电极。多个第2半导体区域设置于第1半导体区域的上方。多个第3半导体区域分别选择性地设置于多个第2半导体区域的上方。第1电极隔着第1绝缘部而设置于第1半导体区域中。栅极电极设置于第1导电部及第1绝缘部的上方，并与第1导电部分离。栅极电极具有第1电极部分及第2电极部分。第2电极部分在第1方向上位于第1电极部分与多个第3半导体区域中的另一个第3半导体区域之间。在第1电极部分与第2电极部分之间设置有包含空隙的第2绝缘部。

公开(公告)号：CN107833918B

公开(公告)日：2021-03-16

申请号：CN201710377223.3

申请日：2017-05-25

Applicant: 株式会社东芝

Inventor： 下村纱矢 ,  加藤浩朗 ,  小林研也

IPC: H01L29/78

Abstract: 本发明的实施方式提供一种能够抑制寄生晶体管的动作的半导体装置。实施方式的半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、栅极电极、第1电极、第2绝缘部、第3绝缘部、及第2电极。栅极电极隔着第1绝缘部设置在第1半导体区域中及第2半导体区域中，且在第1方向上延伸。第1电极设置在第3半导体区域之上，且与第3半导体区域电连接。第2绝缘部在第1半导体区域中与栅极电极相隔，且在第2方向上延伸。第3绝缘部具有在第1方向上延伸的第1绝缘部分。第1绝缘部分在第2方向上位于栅极电极与第2绝缘部之间。第2电极设置在第2绝缘部及第3绝缘部之上，且与栅极电极电连接。

公开(公告)号：CN109524451A

公开(公告)日：2019-03-26

申请号：CN201810163425.2

申请日：2018-02-27

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢 ,  西口俊史 ,  加藤浩朗 ,  小林研也 ,  河野孝弘 ,  大野哲也

IPC: H01L29/06 ,  H01L21/336

Abstract: 本发明的实施方式提供栅极区域中的接触电阻低的半导体装置及其制造方法。实施方式的半导体装置具备第一导电型的漏极层、第一导电型的漂移层、第二导电型的基底区域、第一导电型的源极区域、场板电极、栅极区域和第三绝缘膜。漂移层被形成在漏极层的上表面。基底区域被形成在漂移层的上表面。场板电极在从源极区域的上表面贯通基底区域而到达漂移层的沟槽内沿着沟槽隔着第一绝缘膜而形成。栅极区域在沟槽内隔着第二绝缘膜形成，并且，形成为在沿着沟槽的方向上在上表面具有凹部的U形，在U形的双方的端部各自的上表面上，凹部侧即内侧的端部的位置比第二绝缘膜侧即外侧的端部的位置更高。第三绝缘膜在源极区域及栅极区域的上表面及凹部内形成。

公开(公告)号：CN119545872A

公开(公告)日：2025-02-28

申请号：CN202411735025.6

申请日：2020-08-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岸本裕幸 ,  加藤浩朗 ,  西口俊史 ,  下村纱矢 ,  富田幸太

IPC: H10D62/10 ,  H10D64/00 ,  H10D30/63 ,  H10D30/01

Abstract: 实施方式涉及半导体装置及其制造方法。半导体装置具备：半导体部、设置于半导体部的背面上的第一电极、设置于半导体部的表面上的第二电极、以及控制电极，在半导体部与第二电极之间配置于设置于半导体部的沟槽的内部，通过第一绝缘膜与半导体部电绝缘，通过第二绝缘膜与第二电极电绝缘。控制电极包括设置于从第一绝缘膜以及第二绝缘膜分离的位置的第三绝缘膜。半导体部包括第一导电型的第一半导体层、第二导电型的第二半导体层、以及第一导电型的第三半导体层。第一层在第一电极与第二电极之间延伸。第二层设置于第一层与第二电极之间。第三层选择性地设置于第二层与第二电极之间。

公开(公告)号：CN116646396A

公开(公告)日：2023-08-25

申请号：CN202210768821.4

申请日：2022-06-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢 ,  加藤浩朗 ,  河井康宏 ,  吉田裕史

IPC: H01L29/78 ,  H01L29/423

Abstract: 根据一实施方式，半导体装置具备第一电极、第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一导电型的第三半导体区域、导电体、栅极电极和第二电极。第一半导体区域设于第一电极之上。第二半导体区域设于第一半导体区域之上。第三半导体区域设于第二半导体区域的一部分之上。导电体经由绝缘部设于第一半导体区域中。导电体的下表面包含第一面和第二面，第一面平行于与从第一电极朝向第一半导体区域的第一方向正交的第二方向，第二面与第一面相连，且相对于第一方向以及第二方向倾斜。栅极电极设于绝缘部中，且在第二方向上隔着栅极绝缘层与第二半导体区域相对。第二电极设于第二半导体区域以及第三半导体区域之上。

公开(公告)号：CN111697074B

公开(公告)日：2023-08-22

申请号：CN201910728972.5

申请日：2019-08-08

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 下村纱矢 ,  大野哲也 ,  加藤浩朗

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明涉及半导体装置及其制造方法。半导体装置具有第一电极、第一导电形的第一半导体区域、第二导电形的多个第二半导体区域、第一导电形的多个第三半导体区域、第一导电部、栅极电极、第二绝缘部和第二电极。第一导电部隔着第一绝缘部而设置在第一半导体区域中。栅极电极具有第一电极部分及第二电极部分。第二绝缘部在第一方向上设置在第一电极部分和第二电极部分之间。第二绝缘部包含第一绝缘部分和第二绝缘部分。第一绝缘部分越向第二方向则第一方向上的长度越短。第二绝缘部分位于第一绝缘部分之上，包含朝向第二方向而第一方向上的长度变长或一定的部分。第一绝缘部分的第二方向上的长度与第二绝缘部分的第二方向上的长度相比更长。

公开(公告)号：CN115020493A

公开(公告)日：2022-09-06

申请号：CN202110922399.9

申请日：2021-08-12

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 加藤浩朗 ,  下村纱矢 ,  马场祥太郎 ,  稻田充郎 ,  吉田裕史 ,  河井康宏

IPC: H01L29/78 ,  H01L29/40 ,  H01L29/423 ,  H01L21/336

Abstract: 实施方式涉及半导体装置及其制造方法。实施方式的半导体装置具备半导体部、第一～第三电极以及控制电极。所述第一电极设于所述半导体部的背面上，所述第二电极设于所述半导体部的表面侧。所述第三电极以及所述控制电极设于所述半导体部的沟槽的内部。所述控制电极包含第一控制部和第二控制部。所述半导体装置还具备第一～第三绝缘膜。所述第一绝缘膜设于所述控制电极与所述半导体部之间。所述第二绝缘膜覆盖所述第一控制部及所述第二控制部，所述第三绝缘膜设于所述第二电极与所述第二绝缘膜之间。所述第三绝缘膜包含在所述第一控制部与所述第二控制部之间延伸的部分，所述第三电极位于所述第一电极与所述第三绝缘膜的所述延伸的部分之间。