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公开(公告)号：CN101213514A
公开(公告)日：2008-07-02
申请号：CN200580050905.9
申请日：2005-12-26
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/383 , G06F9/345 , G06F9/3832 , G06F9/3875
Abstract: 本发明的信息处理装置，是具有控制对与至少利用两个地址生成源信息而生成的地址所属的地址空间相对应的内存进行存取的存取单元的装置，还具有：利用一个所述地址生成源信息，对存取对象的地址可能属于的一个或多个地址空间进行预测的预测单元；通过所述预测单元，启动利用与所述预测单元被预测出的全部的地址空间相对应的内存的存取的启动单元；对至少利用两个地址生成源信息而生成的，所述存取对象的地址所属的地址空间进行判断的判断单元；使通过所述启动单元的控制而启动的存取之中的，利用对应通过所述判断单元而被判断出的地址空间的存取以外的所述存取单元的存取停止的存取停止单元。
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公开(公告)号：CN101198940A
公开(公告)日：2008-06-11
申请号：CN200680021374.5
申请日：2006-06-06
Applicant: 松下电器产业株式会社
CPC classification number: G06F13/385
Abstract: 地址控制部(114)根据从主设备(101)的向外部设备(102)的写入请求，将来自主设备(101)的写入地址(150)和写入数据(151)分别存储到写入地址存储部(110)和写入数据存储部(111)，并且将受理信号(155)输出到主设备，而且，对由写入地址指定的外部设备(102)，写入该写入数据，在由主设备(101)将读出地址存储到读出地址存储部(112)时，从由该读出地址指定的外部设备(102)读出数据，并存储到读出数据存储部(113)。
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公开(公告)号：CN101145133A
公开(公告)日：2008-03-19
申请号：CN200710148800.8
申请日：2007-09-11
Applicant: 松下电器产业株式会社
IPC: G06F12/08
CPC classification number: G06F12/084 , G06F12/0842 , G06F12/0846 , G06F12/0864
Abstract: 本发明提供运算装置、计算机系统以及移动机器。一种集成于单芯片的运算装置，其包括可并行执行多个任务的多个处理器和被多个处理器共享的高速缓冲存储器，高速缓冲存储器包括：多个单端口存储器和多个读出数据选择部，多个单端口存储器分别有一个端口作为数据输出端口，多个读出数据选择部的各选择部与多个处理器的各处理器以一对一的关系相对应，从多个单端口存储器中选择存储被与读出数据选择部相对应的处理器读出的数据的单端口存储器。
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公开(公告)号：CN1109990C
公开(公告)日：2003-05-28
申请号：CN99802266.7
申请日：1999-01-21
Applicant: 松下电器产业株式会社
CPC classification number: G06F7/5324 , G06F7/5338 , G06F7/5443 , G06F2207/382 , G06F2207/3828
Abstract: 本发明的目的是提供一种可执行乘积累加运算的运算装置，其中，即使在要由被分割的多个输入数据获得一个结果的情况下，也不用进行数据传送和数据加法运算，处理周期数也少。输入数据X和Y，通过第1译码器511、第1选择器521、第1部分积发生器531和第1全加器541来计算出X和Y当中高位部分间之乘积，又通过第2译码器512、第2选择器522、第2部分积发生器532和第2全加器542来计算出X和Y当中低位部分间之乘积，再通过移位器55对所述运算结果进行适当的移位控制，然后通过第3全加器56和行波进位加法器58，和所反馈的数据Z加在一起，就这样获得乘积累加运算的结果数据Z。
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公开(公告)号：CN1101552C
公开(公告)日：2003-02-12
申请号：CN95116979.3
申请日：1995-08-28
Applicant: 松下电器产业株式会社
IPC: G01R31/28
CPC classification number: G01R31/318536
Abstract: 分别对一个LSI内部相互串联连接的3个程序块(即输入组件、宏组件及输出组件)进行测试。由宏组件及输出组件之间增设的第1多路转换器、输入组件与宏组件之间增设的第2多路转换器及第1控制寄存器构成第1测试电路。第2测试电路由第3、第4多路转换器及第2控制寄存器同样构成。将多比特的测试用输入信号供给第1多路转换器、第1控制寄存器所保持的信号供给第3多路转换器，以第2控制寄存器保持的信号作测试用信号进行观测。
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Patent Agency Ranking
公开(公告)号：CN102334102B
公开(公告)日：2013-11-20
申请号：CN200980157525.3
申请日：2009-08-11
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/462 , G06F9/30101 , G06F9/30123 , G06F9/3851 , G06F9/3885
Abstract: 本发明的处理器装置是在多个处理器之间共享硬件资源(260、270)的处理器装置，包括：第一判断部(215)，判断目前正在执行中的某一个程序的扩展上下文数据，是否被保持在所述硬件资源内的寄存器中；第二判断部(216)，判断所述硬件资源内的扩展上下文数据与哪个处理器相对应；第一转移部(251)，在处理器内的程序间进行扩展上下文数据的保持与恢复；以及第二转移部(252)，在处理器间的程序之间进行扩展上下文数据的保持与恢复。
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公开(公告)号：CN102334102A
公开(公告)日：2012-01-25
申请号：CN200980157525.3
申请日：2009-08-11
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/462 , G06F9/30101 , G06F9/30123 , G06F9/3851 , G06F9/3885
Abstract: 本发明的处理器装置是在多个处理器之间共享硬件资源(260、270)的处理器装置，包括：第一判断部(215)，判断目前正在执行中的某一个程序的扩展上下文数据，是否被保持在所述硬件资源内的寄存器中；第二判断部(216)，判断是否与所述硬件资源内的扩展上下文数据等的处理器相对应；第一转移部(251)，在处理器内的程序间进行扩展上下文数据的保持与恢复；以及第二转移部(252)，在处理器间的程序之间进行扩展上下文数据的保持与恢复。
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公开(公告)号：CN101213514B
公开(公告)日：2011-12-21
申请号：CN200580050905.9
申请日：2005-12-26
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/383 , G06F9/345 , G06F9/3832 , G06F9/3875
Abstract: 本发明的信息处理装置，是具有控制对与至少利用两个地址生成源信息而生成的地址所属的地址空间相对应的内存进行存取的存取单元的装置，还具有：利用一个所述地址生成源信息，对存取对象的地址可能属于的一个或多个地址空间进行预测的预测单元；通过所述预测单元，启动利用与所述预测单元被预测出的全部的地址空间相对应的内存的存取的启动单元；对至少利用两个地址生成源信息而生成的，所述存取对象的地址所属的地址空间进行判断的判断单元；使通过所述启动单元的控制而启动的存取之中的，利用对应通过所述判断单元而被判断出的地址空间的存取以外的所述存取单元的存取停止的存取停止单元。
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公开(公告)号：CN101178646A
公开(公告)日：2008-05-14
申请号：CN200710185094.4
申请日：2007-11-08
Applicant: 松下电器产业株式会社
CPC classification number: G06F9/3885 , G06F9/3802 , G06F9/3814 , G06F9/3851
Abstract: 一种多线程处理器，可以准确地估算对线程需要的处理时间，并且同时执行多个指令流，该多线程处理器包括：运算器群组，执行多个指令；指令调度器，按每个所述指令流，对在该指令流中包含的指令进行分组，从而分为由可以向所述运算器群组同时发行的指令组成的组；指令缓冲器，以由所述指令调度器分成的组为单位，并按每个所述指令流保存在该指令流中包含的指令；以及发行指令决定部，按多线程处理器的每个执行周期，以组为单位从所述指令缓冲器读出指令，并向所述运算器群组发行读出后的所述指令。
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公开(公告)号：CN1952912A
公开(公告)日：2007-04-25
申请号：CN200610159908.2
申请日：2006-09-27
Applicant: 松下电器产业株式会社
IPC: G06F12/08
CPC classification number: G06F12/0893 , G06F12/0831
Abstract: 本发明提供一种运算处理装置和高速缓存操作方法。在多处理器结构的运算处理装置中，用作单处理器时避免高速缓存命中率下降。高速缓存访问传输单元(132)将经由本地高速缓存访问地址输入单元(161)从CPU(110)得到的访问地址，经由远程高速缓存访问地址输出单元(164)输出到公共地址总线(81)。高速缓存访问控制单元(231)使用从公共地址总线(81)经由远程高速缓存访问地址输入单元(265)得到的访问地址，进行对高速缓冲存储器(221)的访问。即，从处理器(100)的CPU(110)输出的访问地址从高速缓存访问传输单元(132)输出，通过高速缓存访问控制单元(231)取得，可用于对处理器(200)的高速缓冲存储器(221)的访问。
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