公开(公告)号：CN101145133B

公开(公告)日：2011-12-07

申请号：CN200710148800.8

申请日：2007-09-11

Applicant: 松下电器产业株式会社

Inventor： 细木哲 ,  中岛雅逸

IPC: G06F12/08

CPC classification number: G06F12/084 ,  G06F12/0842 ,  G06F12/0846 ,  G06F12/0864

Abstract: 本发明提供运算装置、计算机系统以及移动机器。一种集成于单芯片的运算装置，其包括可并行执行多个任务的多个处理器和被多个处理器共享的高速缓冲存储器，高速缓冲存储器包括：多个单端口存储器和多个读出数据选择部，多个单端口存储器分别有一个端口作为数据输出端口，多个读出数据选择部的各选择部与多个处理器的各处理器以一对一的关系相对应，从多个单端口存储器中选择存储被与读出数据选择部相对应的处理器读出的数据的单端口存储器。

公开(公告)号：CN101180607B

公开(公告)日：2011-08-03

申请号：CN200680017813.5

申请日：2006-03-09

Applicant: 松下电器产业株式会社

Inventor： 细木哲

IPC: G06F9/38

CPC classification number: G06F9/3853 ,  G06F9/325 ,  G06F9/382 ,  G06F9/3885

Abstract: 本发明的处理器(101)具备：指令缓冲器(102)，保持可并列执行的指令组；指令解释单元(103)，可同时解释指令组的一部分或全部；指令发出控制单元(111)，检测在指令组中是否存在阻碍同时执行指令组的原因，在存在原因的情况下依次供给指令组的指令，在不存在原因的情况下控制指令缓冲器(102)将指令组向指令解释部(103)供给，以将指令组的所有指令同时供给。

公开(公告)号：CN101180607A

公开(公告)日：2008-05-14

申请号：CN200680017813.5

申请日：2006-03-09

Applicant: 松下电器产业株式会社

Inventor： 细木哲

IPC: G06F9/38

CPC classification number: G06F9/3853 ,  G06F9/325 ,  G06F9/382 ,  G06F9/3885

Abstract: 本发明的处理器(101)具备：指令缓冲器(102)，保持可并列执行的指令组；指令解释单元(103)，可同时解释指令组的一部分或全部；指令发出控制单元(111)，检测在指令组中是否存在阻碍同时执行指令组的原因，在存在原因的情况下依次供给指令组的指令，在不存在原因的情况下控制指令缓冲器(102)将指令组向指令解释部(103)供给，以将指令组的所有指令同时供给。

公开(公告)号：CN102057357A

公开(公告)日：2011-05-11

申请号：CN200980121813.3

申请日：2009-06-08

Applicant: 松下电器产业株式会社

Inventor： 细木哲

IPC: G06F9/48

CPC classification number: G06F9/461

Abstract: 抑制执行事件处理等的非固定执行的程序的处理器集中，提高多处理器系统的性能。为此，多处理器系统(100)具备：第一上下文存储器(110)，存储由多个处理器中的某一个处理器非固定执行的程序的上下文数据，该第一上下文存储器(110)被共享；保存恢复控制部(103)，设有与上述多个处理器的个数相同的个数，分别在对应的处理器有程序的执行请求的情况下，如果该程序是上述非固定执行的程序，则进行与上述第一上下文存储器之间的上下文数据的保存及恢复；以及选择请求部(109)，每当发生上述非固定执行的程序的执行请求时，对所选择的处理器进行该程序的执行请求。

公开(公告)号：CN101145133A

公开(公告)日：2008-03-19

申请号：CN200710148800.8

申请日：2007-09-11

Applicant: 松下电器产业株式会社

Inventor： 细木哲 ,  中岛雅逸

IPC: G06F12/08

CPC classification number: G06F12/084 ,  G06F12/0842 ,  G06F12/0846 ,  G06F12/0864

Abstract: 本发明提供运算装置、计算机系统以及移动机器。一种集成于单芯片的运算装置，其包括可并行执行多个任务的多个处理器和被多个处理器共享的高速缓冲存储器，高速缓冲存储器包括：多个单端口存储器和多个读出数据选择部，多个单端口存储器分别有一个端口作为数据输出端口，多个读出数据选择部的各选择部与多个处理器的各处理器以一对一的关系相对应，从多个单端口存储器中选择存储被与读出数据选择部相对应的处理器读出的数据的单端口存储器。