多线程处理器和数字电视系统

    公开(公告)号:CN102317912A

    公开(公告)日:2012-01-11

    申请号:CN201080007900.9

    申请日:2010-02-16

    CPC classification number: G06F9/52 G06F12/1027

    Abstract: 本发明的处理器系统(10)具有:物理处理器(121)和上下文存储器(127),保持TVID(140),该TVID(140)表示多个线程中的每一个线程是属于主机处理的线程还是属于介质处理的线程;虚拟监视器级的OS,将多个资源分割成与属于主机处理的线程对应的第1资源和与属于介质处理的线程对应的第2资源;TLB(104)、高速缓冲存储器(109)和FPU分配部(108)等,参照TVID(140),对属于主机处理的线程分配第1资源,对属于介质处理的线程分配第2资源;以及执行部(101),使用被分配的资源执行线程。

    处理器系统、总线控制方法和半导体装置

    公开(公告)号:CN101324870A

    公开(公告)日:2008-12-17

    申请号:CN200810095938.0

    申请日:2008-04-25

    Abstract: 提供多处理器系统、总线控制方法和半导体装置,在访问共有存储器的多个主单元之间均等地分配对共有存储器的访问性能,且构成简单,其具备:发行用于访问共有存储器的访问请求的多个主单元(PU0、PU1);和分离传送型总线IF部(4-10),分离地执行受理所述访问请求的请求阶段、与根据受理的访问请求进行数据传送的传送阶段;其中,所述总线IF部(4-10)在从1个主单元不空出规定期间地连续发行多个访问请求的情况下,将对应于该多个访问请求的传送阶段的连续执行次数限制为最多N次。

    多线程处理器
    3.
    发明授权

    公开(公告)号:CN101178646B

    公开(公告)日:2012-06-20

    申请号:CN200710185094.4

    申请日:2007-11-08

    CPC classification number: G06F9/3885 G06F9/3802 G06F9/3814 G06F9/3851

    Abstract: 一种多线程处理器,可以准确地估算对线程需要的处理时间,并且同时执行多个指令流,该多线程处理器包括:运算器群组,执行多个指令;指令调度器,按每个所述指令流,对在该指令流中包含的指令进行分组,从而分为由可以向所述运算器群组同时发行的指令组成的组;指令缓冲器,以由所述指令调度器分成的组为单位,并按每个所述指令流保存在该指令流中包含的指令;以及发行指令决定部,按多线程处理器的每个执行周期,以组为单位从所述指令缓冲器读出指令,并向所述运算器群组发行读出后的所述指令。

    虚拟多处理器系统
    7.
    发明公开

    公开(公告)号:CN101493782A

    公开(公告)日:2009-07-29

    申请号:CN200910009630.4

    申请日:2009-01-23

    Abstract: 不需要用于调试的所述存储装置的虚拟多处理器系统包括:物理处理器(100);保管部,存储有表示逻辑处理器的状态的状态信息;分配部,针对物理处理器,在切换多个逻辑处理器的同时,将该多个逻辑处理器的任一个分配给物理处理器;以及中断部,通过对逻辑处理器请求调试中断,而以逻辑处理器使目前正在执行的处理停止,分配部响应对分配给物理处理器的逻辑处理器的调试中断的请求,将与逻辑处理器对应的状态信息存储在保管部。

    多线程处理器
    8.
    发明公开

    公开(公告)号:CN101178646A

    公开(公告)日:2008-05-14

    申请号:CN200710185094.4

    申请日:2007-11-08

    CPC classification number: G06F9/3885 G06F9/3802 G06F9/3814 G06F9/3851

    Abstract: 一种多线程处理器,可以准确地估算对线程需要的处理时间,并且同时执行多个指令流,该多线程处理器包括:运算器群组,执行多个指令;指令调度器,按每个所述指令流,对在该指令流中包含的指令进行分组,从而分为由可以向所述运算器群组同时发行的指令组成的组;指令缓冲器,以由所述指令调度器分成的组为单位,并按每个所述指令流保存在该指令流中包含的指令;以及发行指令决定部,按多线程处理器的每个执行周期,以组为单位从所述指令缓冲器读出指令,并向所述运算器群组发行读出后的所述指令。

    运算处理装置和高速缓存操作方法

    公开(公告)号:CN1952912A

    公开(公告)日:2007-04-25

    申请号:CN200610159908.2

    申请日:2006-09-27

    CPC classification number: G06F12/0893 G06F12/0831

    Abstract: 本发明提供一种运算处理装置和高速缓存操作方法。在多处理器结构的运算处理装置中,用作单处理器时避免高速缓存命中率下降。高速缓存访问传输单元(132)将经由本地高速缓存访问地址输入单元(161)从CPU(110)得到的访问地址,经由远程高速缓存访问地址输出单元(164)输出到公共地址总线(81)。高速缓存访问控制单元(231)使用从公共地址总线(81)经由远程高速缓存访问地址输入单元(265)得到的访问地址,进行对高速缓冲存储器(221)的访问。即,从处理器(100)的CPU(110)输出的访问地址从高速缓存访问传输单元(132)输出,通过高速缓存访问控制单元(231)取得,可用于对处理器(200)的高速缓冲存储器(221)的访问。

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